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12-06-2007, 13:08 | #21 |
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12-06-2007, 13:09 | #22 |
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12-06-2007, 13:19 | #23 |
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12-06-2007, 13:42 | #24 |
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12-06-2007, 15:01 | #25 |
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Intel sembra inarrestabile ormai, esce una novità al mese, direi un periodo davvero "ispirato" per la regina delle cpu.
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i5 3570K@4700Mhz@Corsair H100i Gigabyte Z77X UD3H Corsair Vengeance 1600Mhz 16Gb HD 7950 Windforce 3@1200/1600Mhz SSD Samsung 840 Pro 128Gb + SSD Verbatim 128Gb + 9,5 Tb storage su h.d. Corsair TX850W Scythe Kaze Q8 CM HAF 922 Benq GW2750HM CM Storm Trigger Logitech MX518 TRATTATIVE SUL MERCATINO |
12-06-2007, 15:07 | #26 |
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Commento # 24 di: JohnPetrucci
si, è vero, ma mi spiace per il tracollo di AMd, poichè senza concorrenza efficace nn so quanto posso aspettare per un nuovo pc Intel a buon prezzo; spero Amd si risollevi quel tanto da mantenere le menti sveglie alla Intel; cmq io punto al Penryl + X38 + DDr2 1066 o al Nehalem +ddr3 1600 |
12-06-2007, 15:25 | #27 | |
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credo il memory controller sia il problema minore, perchè intel non è esattamente carente di esperienza nella progettazione di chipset con interfaccia ddr/2/3 - diverso discorso per quanto riguarda l' implementazione di connessioni "board level" punto punto - CSI è in effetti la prima soluzione non basata sul modello del front side bus da parte di intel, laddove AMD ha un' esperienza pluriennale con hypertransport ... il "problema" è che la soluzione integrata introduce anche un nuovo modello HW di scalabilità e multiprocessing (con molta probabilità nativamente NUMA) il che comporta anche nuova logica di arbitraggio e routing dell' IO - ed è questa la parte più critica, se il nuovo processore fosse semplicemente una versione integrata di componenti preesistenti, ci si potrebbe aspettare che non sia più problematico e meno performante di una combinazione Core2 + P35...
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Jappilas is a character created by a friend for his own comic - I feel honored he allowed me to bear his name Saber's true name belongs to myth - a Heroic Soul out of legends, fighting in our time to fullfill her only wish Let her image remind of her story, and of the emotions that flew from my heart when i assisted to her Fate
Ultima modifica di jappilas : 12-06-2007 alle 21:58. |
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12-06-2007, 16:01 | #28 |
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ma per le piattaforme multiprocessore utilizzaranno un bus come l'hypertransport di amd oppure uno condiviso come sta facendo finora con gli xeon e gli itanium.
il controller di memoria integrato è già un passo avanti ma nel multiprocessore (soprattutto da 4 in su) è molto più importante che i processori possano avere accesso alle ram senza colli di bottiglia (non come è adesso per gli xeon) così come il dialogo tra di loro avvenga tramite bus NON condivisi (come lo è per l'appunto l'hypertransport di amd) |
12-06-2007, 18:01 | #29 | |
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Naturalmente, può anche darsi che sia un progetto ad hoc partito da zero (ovviamente, Intel ha le risorse per farlo), credo che a questo punto se ne sappia troppo poco, solo che non mi sembrerebbe una scelta troppo logica, visto che Intel già "possiede" (i diritti d'uso di) una tecnologia (almeno) molto simile e collaudata nel tempo (non da Intel, chiaramente, che in ogni caso, se anche stesse implementando una variante di htt, si troverebbe comunque alla prima realizzazione su vasta scala, ma partirebbe da una tecnologia di cui è noto, comunque, che funziona bene per lo scopo). Insomma, nei panni di Intel probabilmente partirei dalle specifiche tecniche di HTT ed eventualmente ne modificherei le caratteristiche per arrivare ad un prodotto più consono alle mie esigenze, invece di partire proprio da zero (ma se Intel è Intel, e io sono solo uno che commenta i suoi annunci, una differenza sul rispettivo modo di fare, da qualche parte, ci dovrà pur essere ). Per il discorso del trial channel: che stiano pensando ad una scalabilità dei core per multipli di 3 (o almeno ad un prossimo 6-core), con i canali attribuiti ad un singolo gruppo di core che se li contende (ad esempio, in un 6-core avrei 3 gruppi di 2 core, ciascuno con il suo banco di memoria "dedicato" - una specie di Numa "interno" per gli accessi in memoria dei core di uno stesso socket)? Chissà (l'ho buttata giù così, magari non c'entra una mazza, e invece è solo un modo per aumentare la banda oltre i limiti del dual channel - anche se già un dual channel "completo", volendo, consente accessi indipendenti ai due canali)... @ dreadd La prima che hai detto, il corrispettivo di HyperTransport si chiamerà CSI, userà tecnologie all'avanguardia e scoprirà subito se un processore ruba la confettura (rigorosamente SantaRosa) agli altri - scusate, ma non ho resistito |
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12-06-2007, 18:13 | #30 | ||
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No, semplicemente chi mette 5 banchi è un cretino A quel punto è meglio toglierne uno, visto che sarebbe più veloce.
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12-06-2007, 19:03 | #31 | |
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x qul che riguarda i pin della ram, infatti concordo che probabilmente raddioppiare la bandwith del singolo modo raddoppiando i bit di intefaccia dati sia la cosa più efficiente, ma forse anche più costosa come produzione, ma soprattutto nel caso specifico penso che fosse improponibile xché ormai lo standard ddr3 è pure già in commercio ed i futuri standard a breve o medio termine saranno già definiti o quasi (magari con ancora 64 bit di dati)... o no ? in ogni caso se nehalem deve usare ddr3, il raddoppio dei pin sulla ram non poteva certo avvenire con tale generazione, anche volendo aumentare i canali del mc e anche la volontà fosse stata di farlo nel modo migliore possibile
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"La teoria è quando si sa tutto ma non funziona niente. La pratica è quando funziona tutto ma non si sa il perché. In ogni caso si finisce sempre con il coniugare la teoria con la pratica: non funziona niente e non si sa il perché." - Albert Einstein fonte: http://it.wikiquote.org/wiki/Albert_Einstein |
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12-06-2007, 22:57 | #32 | ||||
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per vari motivi, primi tra tutti che entrambi assolvono alla stessa funzione e si sa dalle anticipazioni, di caratteristiche comuni (come, se non ricordo male, la possibilità di funzionare in assenza di piste perfettamente calibrate e parificate grazie a un accorgimento a livello di signaling ) sono però propenso a credere che intel implementerà CSI su tecnologia proprietaria (usando magari solo un sistema di signaling di "livello fisico" proprietario) perchè questo le consentirebbe, diversamente da una soluzione basata su uno standard aperto, di ricevere royalties dai produttori di chipset terzi ... Quote:
da un lato, trovare un compromesso che consenta di ottenere un' ampiezza di banda consistente senza raddoppiare il numero di piste on board / pin on package (che sarebbero circa 200 per ogni canale DDR ), mantenendo gestibile la complessità circuitale della piastra madre nonchè introdurre (o se già presente, sfruttare più estensivamente) reti logiche quali crossbar o, meglio ancora, ring bus, che consentirebbero di disaccoppiare il numero di canali indipendenti dal resto dei componenti da servire (core di processori, ma anche periferiche attraverso il tunneling delle richieste DMA ) - questo consentirebbe di scalare, ma direttamente sulla banda fornita più che sul numero di core Quote:
non sono certo invece della situazione sulla serie intel 9xx e successivi 3x Quote:
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13-06-2007, 03:59 | #33 | ||||
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1) finora il numero dei core è semplicemente raddoppiato (1->2->4), ma al prossimo "step" ci ritroveremo con 8 core, oppure potrebbe esserci un processore intermedio con 6 core? magari per questioni di simmetrie nel layout, eventualmente dovute all'introduzione del memory controller e della logica di comunicazione interna dei core (insieme ad una L2 più grande, o eventualmente a una L3, se prevista)? 2) una volta disaccoppiati i canali, come li sfrutto? con un arbitraggio "generalizzato", con i suoi pro e i suoi contro (latenze maggiori?), oppure con una qualche gerarchia dei componenti rispetto alla loro priorità di accesso a ciascun canale, in maniera analoga, se vogliamo, a quello che fa numa con più socket, ancora con dei pro e dei contro (come ogni scelta)? Mettendo insieme i due dubbi ho pensato: un eventuale 6-core potrebbe sfruttare la soluzione con accesso gerarchico ai canali, avvantaggiandosi del rapporto intero tra le risorse e i canali, così come un 9-core, e così via (ma temo che potrebbe complicare un po' la vita allo scheduler lato software, ma forse non più di tanto). Per quanto riguarda il dma, non potrebbe sfruttare CSI "esternamente", un po' come accade per htt e le vga integrate (che non gravano sul controller integrato nelle cpu amd)? Quote:
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