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08-11-2012, 03:14 | #61 | ||
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Iscritto dal: Jan 2007
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Se si implementa l'esecuzione out-of-order si possono aggiungere più unita SIMD 128 ed avere le stesse prestazioni di una cpu con la metà delle unita SIMD 256, mentre dall'altro lato con 128bit per registro invece che 256bit diventa più semplice realizzare una versione "risparmiosa" con buone prestazioni. Poi un decoder capace di interpretare sia istruzioni "ARM 32bit" che thumb è estremamente semplice rispetto ad uno solamente "ARM 32bit", perchè le istruzioni thumb si mappano "a schema fisso" in modo estremamente semplice sulle istruzioni ARM equivalenti quindi in una cpu che supporta entrambi, il "decoder thumb" è solo uno stadio aggiuntivo al decoder "ARM 32bit" e tale stadio aggiuntivo non è a rischio di stalli ed automagicamente circa raddoppia le istruzioni inviabili in esecuzione senza praticamente andare a toccare tutto quello che c'è a valle. |
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08-11-2012, 11:48 | #62 | |
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08-11-2012, 12:03 | #63 |
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Sembra uscito apposta http://www.tomshw.it/cont/news/il-bo...l/40902/1.html
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08-11-2012, 15:34 | #64 | |||||
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solo che AMD introdurrà opteron basati su ARM (ma probabilmente basati sui core sintetizzabili di quest' ultima, non su design propri) Quote:
il fatto è che che gli uni e gli altri si sono dati differenti priorità - in un caso retrocompatibilità ad ogni costo (compresa a livello di assembly simbolico tra l' 8080/z80 e l' 8086 - quest' ultimo progettato così come fu anche perchè fosse possibile tradurre 1 a 1 il sw usato sui micro con cp/m, con un tool automatico) inizialmente e prestazioni (anche a discapito dei consumi) più di recente, nell' altro caso semplicità architetturale a discapito delle prestazioni pure non che quest' ultimo implichi alcunchè rispetto al livello di capacità - anche se è innegabile che le risorse di intel e quelle di arm siano su due livelli diversi, a quel punto un design semplice è favorevole in ottica di manutenibilità (infatti da parte di ARM si sente parlare di errata molto meno che da altri produttori...) - è semplicemente un approccio diverso al compromesso tecnico Quote:
e ho in ogni caso bisogno, a monte, di due istruzioni decodificate da inviare alle ALU, quindi due decoder distinti e il doppio della banda... Quote:
quello di cui sopra però era un discorso di decoder- e pipeline - "lanes" (quindi di decoder paralleli presenti e impegnati da una parte, e di istruzioni dall' altra) necessarie per svolgere lo stesso lavoro Quote:
tipicamente un decoder è UN decoder - se è fatto in un certo modo per decodificare e passare allo stadio successivo una istruzione alla volta perchè una istruzione alla volta è quanto lo stadio successivo è in grado di accettare (che è la situazione tipica per una pipeline improntata alla semplicità e regolarità strutturale, come appunto un risc inorder) ne decodificherà sempre al più una per ciclo, che sia a 16 o 32 bit - a meno che non hai informazioni specifiche su ARM/thumb che mostrino che a 16 bit le istruzioni decodificate raddoppiano...
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Jappilas is a character created by a friend for his own comic - I feel honored he allowed me to bear his name Saber's true name belongs to myth - a Heroic Soul out of legends, fighting in our time to fullfill her only wish Let her image remind of her story, and of the emotions that flew from my heart when i assisted to her Fate
Ultima modifica di jappilas : 08-11-2012 alle 15:36. |
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08-11-2012, 16:25 | #65 | |
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Iscritto dal: Jan 2007
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Ma anche senza modifiche a valle, si ottengono comunque parecchi benefici. In modalità thumb la cache istruzioni L1 contiene fino ad un massimo del doppio delle istruzioni e si riducono gli stalli dovuti all'accesso ai livelli successivi di cache (meno accessi da parte della cache istruzioni L1 che vanno ad interferire con quelli della cache dati L1). |
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