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Old 08-11-2018, 14:18   #38521
FroZen
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Mi chiedevo, ma il dissipatore amd come si comporta con pbo attivo? Quale dei tre consigliate?
Purtroppo le misure del dissipatore sono di 113mm non oltre
è un boost alla nvidia pascal, se le temp non ce la fanno, scala verso il basso..... 2700X parte da 105w tdp, non ricordo a quanto vengono dati i dissi oem abbinati agli R7..... pbo = uscire fuori specifica tdp

Valuta anche i classici noctua 120 ripiegati sul socket
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Otto: Prodigy mitx - i5 3570 - 8GB 1600 - Asus P8H77-I - Seasonic G-750 - HIS 290 IceQX2 OC - M4 256GB - I2369VM
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"ilmazzo" -> Steam
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Old 08-11-2018, 14:24   #38522
smoicol
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è un boost alla nvidia pascal, se le temp non ce la fanno, scala verso il basso..... 2700X parte da 105w tdp, non ricordo a quanto vengono dati i dissi oem abbinati agli R7..... pbo = uscire fuori specifica tdp

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Sì sto cercando qualcosa di buono
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Old 08-11-2018, 14:32   #38523
macchiaiolo
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Originariamente inviato da paolo.oliva2 Guarda i messaggi
Io non ho la tua competenza tecnica.... ma io ho l'impressione che non sia un progetto per Epyc, un progetto per TR4 ed uno per AM4... ma un qualche cosa modulare che a seconda della piattaforma, avrà 8 "pezzi", 4 "pezzi" o 1 "pezzo".

Niente di strabigliante se AMD "riciclasse" pure quei chip fallati a seconda di dove si potrebbero utilizzare quello che funzia.

P.S.
Quel chip è veramente enorme... perchè ok che è fatto a 14nm (mi sembra di aver capito) mentre i die con i CCX sono a 7nm, ma quel chip è 4 volte un die 8 core, e se un die 8 core Zen aveva già la bellezza di >5 miliardi di trannsistor, quel "coso" almeno ne avrà 10 miliardi di transistor... che ci sia una cache mi sembra ovvio.
Secondo me quei chiplet hanno anche i controlli I/O solo che probabilmente saranno disabilitati nel multi cpu a favore dell'unità centrale (mia ipotesi) anche perché creare die differenti tra consumer e server porterebbe un aumento dei costi inevitabile che è il punto di forza di amd

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Old 08-11-2018, 14:45   #38524
Veradun
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Io non ho la tua competenza tecnica.... ma io ho l'impressione che non sia un progetto per Epyc, un progetto per TR4 ed uno per AM4... ma un qualche cosa modulare che a seconda della piattaforma, avrà 8 "pezzi", 4 "pezzi" o 1 "pezzo".

Niente di strabigliante se AMD "riciclasse" pure quei chip fallati a seconda di dove si potrebbero utilizzare quello che funzia.

P.S.
Quel chip è veramente enorme... perchè ok che è fatto a 14nm (mi sembra di aver capito) mentre i die con i CCX sono a 7nm, ma quel chip è 4 volte un die 8 core, e se un die 8 core Zen aveva già la bellezza di >5 miliardi di trannsistor, quel "coso" almeno ne avrà 10 miliardi di transistor... che ci sia una cache mi sembra ovvio.
Essendo enorme io credo che avrebbero dei problemi a riciclarlo nel socket AM4. Nei TR sicuro al 99.9% riciclano quello, non ha senso progettarne uno a parte per un prodotto a così bassi volumi.

L'unica cosa riciclabile ovunque è il chiplet, però per farlo devono scegliere quella strada anche nel desktop, e non so se convenga (ma lo scopriremo presto). La flessibilità è che si potrebbe usare dall'APU e EPYC, ma è già ovvio che per motivi di consumo non potresti mai fare questa operazione con le APU, quindi al massimo (se hanno problemi di capacità) quelle le spostano su 12nm per guadagnare qualcosa in perf/w e i 7nm li usano solo da Ryzen in su.

C'è pure la possibilità di fare solo APU, ovviamente SoC, facendole 8c/16t a 7nm e 4c/8t a 12nm. Vedremo.

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Sì sto cercando qualcosa di buono
NH-D9L o NH-C14S in base al genere che preferisci. Scendendo di dimensione le scelte di qualità aumentano (ovviamente con prestazioni inferiori) ma in questo territorio di mezzo (~110mm) non c'è molta scelta.

Altrimenti rinunci definitivamente alle massime prestazioni, prendi il 2700 e ci metti sopra un nofan

Ultima modifica di Veradun : 08-11-2018 alle 14:50.
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Old 08-11-2018, 14:48   #38525
FroZen
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Old 08-11-2018, 15:45   #38526
Veradun
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Mi ero dimenticato questo:





Quindi 1.35x magari si raggiunge pure ma non su qualunque prodotto (l'efficienza cambia ovviamente da caso a caso, magari è 1.55x su una CPU da 35W e 1.25x su una da 95W), mentre 1.25x sembra la baseline definitiva.
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Old 08-11-2018, 15:54   #38527
gridracedriver
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Mi ero dimenticato questo:





Quindi 1.35x magari si raggiunge pure ma non su qualunque prodotto (l'efficienza cambia ovviamente da caso a caso, magari è 1.55x su una CPU da 35W e 1.25x su una da 95W), mentre 1.25x sembra la baseline definitiva.
beh spesso inseriscono gli "up to" e compagnia bella, se noti sul 2x in densità di Vega20 c'è un bel "up to", infatti 13.2 e miliardi di T. in 330mmq non fa 2x rispetto i 12.5 miliardi di Vega10 in 490mmq, ma 1.60x...

quindi si, dipende dal prodotto e da cosa ci implementano e da quello che ci vogliono tirare fuori.
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Old 08-11-2018, 16:02   #38528
Veradun
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Usando il bracciometro secondo me due chiplet ed un IOchip grosso un quarto del IOchip di Epyc potrebbero starci a culo dentro AM4. Quindi l'opzione 16c, per quanto non ne veda l'utilità, non è del tutto esclusa come possibilità su AM4.

Anche fosse non è detto che vogliano implementarla da subito, potrebbero comunque rilasciare solo CPU con un chiplet per la serie 3000 e tirar fuori il 16x in caso di problemi con l'EUV che possa ritardare Zen3
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Old 08-11-2018, 16:09   #38529
gridracedriver
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Usando il bracciometro secondo me due chiplet ed un IOchip grosso un quarto del IOchip di Epyc potrebbero starci a culo dentro AM4. Quindi l'opzione 16c, per quanto non ne veda l'utilità, non è del tutto esclusa come possibilità su AM4.

Anche fosse non è detto che vogliano implementarla da subito, potrebbero comunque rilasciare solo CPU con un chiplet per la serie 3000 e tirar fuori il 16x in caso di problemi con l'EUV che possa ritardare Zen3
Dipende anche a quanto lo venderesti un 16c in fascia mainstream, oggi costa 900$ il 2950x, se lo piazzi a 500$ così facendo ti bruci quelli sotto prezzandoli bassi e guadagnandoci poco, oltretutto il dual channel non sarebbe un limite per un 16c?
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Old 08-11-2018, 16:13   #38530
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Dipende anche a quanto lo venderesti un 16c in fascia mainstream, oggi costa 900$ il 2950x, se lo piazzi a 500$ così facendo ti bruci quelli sotto prezzandoli bassi e guadagnandoci poco, oltretutto il dual channel non sarebbe un limite per un 16c?
Il dc sarebb un limite solo in alcuni casi. Sono daccordo, non mi sembra una grande idea, l'ho pure scritto N volte negli ultimi mesi durante il core hype :>
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Old 08-11-2018, 16:24   #38531
gridracedriver
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Il dc sarebb un limite solo in alcuni casi. Sono daccordo, non mi sembra una grande idea, l'ho pure scritto N volte negli ultimi mesi durante il core hype :>
già, ma mettiamo caso che succede che piazzano un 16c a 500$ per me sarebbe top, vorrebbe dire che a 200/250€ mi porterei a casa un 8c/16th X
chissà quante volte andrebbe un 3700x 8c/16th rispetto il mio 8320e clockato a 4.2ghz
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Old 08-11-2018, 16:42   #38532
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Essendo enorme io credo che avrebbero dei problemi a riciclarlo nel socket AM4. Nei TR sicuro al 99.9% riciclano quello, non ha senso progettarne uno a parte per un prodotto a così bassi volumi.

L'unica cosa riciclabile ovunque è il chiplet, però per farlo devono scegliere quella strada anche nel desktop, e non so se convenga (ma lo scopriremo presto). La flessibilità è che si potrebbe usare dall'APU e EPYC, ma è già ovvio che per motivi di consumo non potresti mai fare questa operazione con le APU, quindi al massimo (se hanno problemi di capacità) quelle le spostano su 12nm per guadagnare qualcosa in perf/w e i 7nm li usano solo da Ryzen in su.

C'è pure la possibilità di fare solo APU, ovviamente SoC, facendole 8c/16t a 7nm e 4c/8t a 12nm. Vedremo.
Magari dico una stronzata... (al 98%)... però la dico (mi assumo le responsabilità).

Il chiplet... ha tutto l'I/O e l'IF per l'interconnessione tra die.

Per la sua mastodontica grandezza, si ipotizza abbia una L4.

Leggendo un po' l'articolo di Corsini, si parla esplicitamente di un prodotto APU server, cioè con molti core e l'IGPU che possa risolvere pure determinate istruzioni.

Supponiamo ora che quel chiplet non abbia una cache L4 tradizionale, ma una L4 tipo buffer con memorie HBM2.

Non sono un esperto... però se fai un chip di 400mm2 (sparo) trovo un po' assurdo farlo a 14nm anzichè a 7nm... però se in realtà la grandezza sia dovuta a memorie HBM, il tutto trova un attimo un senso, magari è stato scelto di farlo a 14nm per aumentare la dissipazione e/o ovviare problemi con HBM su un processo non maturo.

E qui mo dico quello che potrebbe essere una grandissima stronzata.

I CCX Zen2 hanno le loro migliorie e sono da 4 core, L1, L2 e L3.

Il Chiplet ha all'interno tutto l'I/O che interagisce con il PCI 4.0, un numero di MC che può essere di 8, e la memoria HBM2.

Vantaggio nel server:
Facciamo un confronto. Con Zen 2, il CCX 2 del 1° die, se non trovava il dato nella sua L3, si collegava all'IF per cercare il dato nelle L3 degli altri CCX, con la condizione più negativa che se il dato era nel 2° CCX del 2° die, c'erano 4 stalli.
Ipotizzando una L4 unificata che contiene i dati di tutte le L3, il travaglio si dimezzerebbe, perchè se il CCX non ha il dato nella L3, lo troverebbe immediatamente nella L4.

Per il discorso server APU, una L4 HBM server per gestire l'iGPU.

Ma lo stesso discorso lo si troverebbe negli APU mobile/desktop, perchè al momento questi hanno 1 CCX che si collega all'iGPU, ma siamo a 4 core, e per un 5/8 core?

Soluzioni? O fai un CCX esplicito APU con 8 core, o semplicemente copi l'approccio server, cioè n CCX, 1 Chiplet con n MC e la memoria HBM2 indispensabile.

Il discorso AM4... ovviamente l'AM4 supporta 1 MC ed il dual channel.... quindi il chiplet sembrerebbe inutile, però bisognerebbe anche valutare se può incidere sull'IPC, perchè avere una L4 nel chiplet, supporrei che si potrebbe montare della tranquilla DDR4 2800 e nel contempo avere banda come se ci fosse della DDR3 4000.
Oltre a ciò... credo che sarebbe l'unico modo per poter reggere >8 core su un MC dual channel.

L'ho sparata grrossa?
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Old 08-11-2018, 17:01   #38533
Veradun
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Magari dico una stronzata... (al 98%)... però la dico (mi assumo le responsabilità).
Siamo tutti a rischio

Quote:
Il chiplet... ha tutto l'I/O e l'IF per l'interconnessione tra die.

Per la sua mastodontica grandezza, si ipotizza abbia una L4.

Leggendo un po' l'articolo di Corsini, si parla esplicitamente di un prodotto APU server, cioè con molti core e l'IGPU che possa risolvere pure determinate istruzioni.

Supponiamo ora che quel chiplet non abbia una cache L4 tradizionale, ma una L4 tipo buffer con memorie HBM2.
Essendo un chippettone, l'unica cosa sicura è che NON è HBM, potrebbe essere edram? Boh. Per l'APU server non credo sia un prodotto destinato ad oggi ad un qualche successo.

Quote:
Non sono un esperto... però se fai un chip di 400mm2 (sparo) trovo un po' assurdo farlo a 14nm anzichè a 7nm... però se in realtà la grandezza sia dovuta a memorie HBM, il tutto trova un attimo un senso, magari è stato scelto di farlo a 14nm per aumentare la dissipazione e/o ovviare problemi con HBM su un processo non maturo.
A braccio è anche qualcosa in più di 400mmq, fra i 425 ed i 450, lo fanno a 14nm per una serie di motivi:
- i controller scalano male in dimensione con lo shrink
- riducono la pressione sulla fonderia sul processo più avanzato aumentando di fatto la capacità produttiva
- lo pagano il giusto visto che è un processo ormai consolidatissimo per AMD
- mantengono volumi su GF
- è un oggetto low power, il 14nm è un processo low power, quindi è comunque il suo habitat naturale

Quote:
E qui mo dico quello che potrebbe essere una grandissima stronzata.

I CCX Zen2 hanno le loro migliorie e sono da 4 core, L1, L2 e L3.

Il Chiplet ha all'interno tutto l'I/O che interagisce con il PCI 4.0, un numero di MC che può essere di 8, e la memoria HBM2.

Vantaggio nel server:
Facciamo un confronto. Con Zen 2, il CCX 2 del 1° die, se non trovava il dato nella sua L3, si collegava all'IF per cercare il dato nelle L3 degli altri CCX, con la condizione più negativa che se il dato era nel 2° CCX del 2° die, c'erano 4 stalli.
Ipotizzando una L4 unificata che contiene i dati di tutte le L3, il travaglio si dimezzerebbe, perchè se il CCX non ha il dato nella L3, lo troverebbe immediatamente nella L4.
Questo è il motivo per cui sostengo da un bel po' che passeranno a CCX da 8c. Che succeda ora o meno però non si sa. Certo il fatto che non abbiano mostrato nemmeno alla veloce il layout del chiplet mi fa pensare che non vogliano scoprire le carte...

Quote:
Ma lo stesso discorso lo si troverebbe negli APU mobile/desktop, perchè al momento questi hanno 1 CCX che si collega all'iGPU, ma siamo a 4 core, e per un 5/8 core?

Soluzioni? O fai un CCX esplicito APU con 8 core, o semplicemente copi l'approccio server, cioè n CCX, 1 Chiplet con n MC e la memoria HBM2 indispensabile.
Come dicevo sulle APU secondo me l'approccio monolitico è inevitabile, perché le devi mettere anche nel mobile, e i limiti energetici sono MOOOOOLTO più stringenti e ogni mW risparmiato sono soldi in più che si possono chiedere

Quote:
Il discorso AM4... ovviamente l'AM4 supporta 1 MC ed il dual channel.... quindi il chiplet sembrerebbe inutile, però bisognerebbe anche valutare se può incidere sull'IPC, perchè avere una L4 nel chiplet, supporrei che si potrebbe montare della tranquilla DDR4 2800 e nel contempo avere banda come se ci fosse della DDR3 4000.
Oltre a ciò... credo che sarebbe l'unico modo per poter reggere >8 core su un MC dual channel.

L'ho sparata grrossa?
Il discorso chiplet su AM4 non credo siamo nelle condizioni di affrontarlo, perché tantissimo dipende dall'economicità del progetto. E' possibile costi più che fare il normale SoC. E io sono un sostenitore dello split dei progetti server e desktop, e per quanto il sistema dei chiplet aggiri quel problema di cui ho scritto spesso, a noi mancano i numeri per poter capire se ha senso economicamente parlando.
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Old 08-11-2018, 17:43   #38534
ZanteGE
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Scusate, c'è qualcuno che sa spiegarmi il perché di questo comportamento?

Fasi di maggior assorbimento a fronte di clock inferiori rispetto a fasi di minore assorbimento con clock superiori... non è un controsenso?
Sorry ! Mi ero perso la tua risposta

In parte è dovuto alle misure, e alla loro sequenza, per forza d cose i dati sono letti in sequenza e con una certa frequenza (puoi importare il polling da HWiNFO, ma neo di un tot, si pianta, nel mio caso, uso 500ms, cioè 2 letture al secondo).
Il resto potrebbe essere dovuto alla dinamicità con cui il Ryzen varia tensione e frequenze, in base ad attività e temperatura se per un istante imposta una tensione molto alta e non ha ancora alzato la frequenza ... ma dubito ci si possa mettere in condizioni di misurarlo

Per il resto, posso confermarti che il comportamento in temperatura è quello che mi aspettavo, sulla base delle mie prove con il 2600X, se usi boost e xfr, si adatta al contorno e punta a salire di temp, per qualche secondo, o per qualche minuto secondo le condizioni.

Personalmente mi sono fatto quella idea, solo non so se rispetto ad esempio al TR, la "sfortuna" se così la possiamo chiamare, è che probabilmente ha una superficie relativamente piccola attraverso la quale trasmettere il calore che riesce a generare durante quei picchi. Stiamo però chiamando sfortuna, quella di avere una cpu che ti da tutto quello che può sulla base di quello che le metti intorno



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[...]

NH-D9L o NH-C14S in base al genere che preferisci. Scendendo di dimensione le scelte di qualità aumentano (ovviamente con prestazioni inferiori) ma in questo territorio di mezzo (~110mm) non c'è molta scelta.

Altrimenti rinunci definitivamente alle massime prestazioni, prendi il 2700 e ci metti sopra un nofan
Esatto, tra quelli così bassi, il C14S potrebbe essere quello che dissipa di più, MB, Ram e vrm compresi, e in un case piccolino potrebbe essere una cosa da pensare.

Appro.. bello il NoFan

E l'idea del 2700 non è da scartare, o al limite un 1700X, in attesa tra un annetto di vedere come si comportano davvero gli Zen2.
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Old 08-11-2018, 18:38   #38535
Pezzo
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A livello architetturale a questo punto mancano pochi dettagli (dettagli importanti), da sviscerare, anche in ottica AM4:

- 4c per CCX o 8c per CCX?
- c'è una qualche "cache" dentro l'IO-chip?
- su AM4 useranno gli stessi chiplet?
-- se lo faranno ovviamente ci sarà un IO-chip diverso, visto che servirebbero due canali invece di otto e al massimo due IF-link, con la possibilità di arrivare a 16c, non necessariamente alla prima iterazione di prodotti.
-- se faranno alla vecchia maniera si fermeranno a 8c
- le APU? Più core? Sempre 7nm o passeranno da un refresh a 12nm?

Threadripper ha bisogno di 4 canali, ma non ha molto senso rifare un IO-chip solo per questi, quindi verranno fuori dal semplice binning degli EPYC in ogni caso.
dal forum di SA https://semiaccurate.com/forums/show...l=1#post304585
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it looks like this is best used if there is just one directory controller and the described buffer essentially is some form of L4 cache
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Old 08-11-2018, 19:09   #38536
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Siamo tutti a rischio

Essendo un chippettone, l'unica cosa sicura è che NON è HBM, potrebbe essere edram? Boh. Per l'APU server non credo sia un prodotto destinato ad oggi ad un qualche successo.

A braccio è anche qualcosa in più di 400mmq, fra i 425 ed i 450, lo fanno a 14nm per una serie di motivi:
- i controller scalano male in dimensione con lo shrink
- riducono la pressione sulla fonderia sul processo più avanzato aumentando di fatto la capacità produttiva
- lo pagano il giusto visto che è un processo ormai consolidatissimo per AMD
- mantengono volumi su GF
- è un oggetto low power, il 14nm è un processo low power, quindi è comunque il suo habitat naturale

Questo è il motivo per cui sostengo da un bel po' che passeranno a CCX da 8c. Che succeda ora o meno però non si sa. Certo il fatto che non abbiano mostrato nemmeno alla veloce il layout del chiplet mi fa pensare che non vogliano scoprire le carte...

Come dicevo sulle APU secondo me l'approccio monolitico è inevitabile, perché le devi mettere anche nel mobile, e i limiti energetici sono MOOOOOLTO più stringenti e ogni mW risparmiato sono soldi in più che si possono chiedere

Il discorso chiplet su AM4 non credo siamo nelle condizioni di affrontarlo, perché tantissimo dipende dall'economicità del progetto. E' possibile costi più che fare il normale SoC. E io sono un sostenitore dello split dei progetti server e desktop, e per quanto il sistema dei chiplet aggiri quel problema di cui ho scritto spesso, a noi mancano i numeri per poter capire se ha senso economicamente parlando.
Grazie per aver comentato le mie allucinazioni

Comunque mi sembra un dato di fatto che il vantaggio enorme dell'architettura Zen, è che operando a blocchi sui core, sulle cache, sull'I/O, scavalca quello che potrebbe essere il limite silicio (esempio un X64 monolitico rispetto a Zen2) e di fatto ne abbatte fortemente i costi.

Il lavoro per Intel è veramente immenso, perchè oltre a creare una nuova architettura, per essere competitiva lato prezzaggio, dovrà anche seguire AMD sul discorso a blocchi... ovviamente non è mio pensiero che Intel non lo potrà fare, ma nutro seri dubbi per la tempistica... perchè in fin dei conti il progetto Zen è durato 4 anni e successivi 2 anni per Zen2, ed 1 anno ulteriore per Zen 3. In totale sono 7 anni. Che Intel abbia una superiore forza produttiva, non lo discuto, ma il problema è che di quei 7 anni, gran parte è dovuto non alla progettazione in sè, ma alla fase di test e di validazione, e questa fase c'è ben poco da ridurre nella tempistica.
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Old 08-11-2018, 20:43   #38537
syngian
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Gli 8 MB di cache L3 dei CCX dei Ryzen 1 con processo a 14 nm occupano 16 mm2 di silicio (circa 2 mm2 per 1 MB), quindi se il grosso chip I/O contenesse come detto da alcune fonti 256 MB di cache L4 servirebbero 512 mm2 di silicio solo per la cache L4 Dram, con il chip I/O che ha una superficie stimata di 410-420 mm2.

Le eDram sono però circa 3 volte più dense delle Dram e la superficie di silicio necessaria si ridurrebbe quindi a 170-190 mm2 e l'unica fonderia e processo produttivo al mondo che è in grado di produrre le eDram è il 14 nm della Glofo sviluppato con l'aiuto e i brevetti IBM… in questo modo si avrebbe una possibile quadratura del cerchio e anche spiegazione del perché il chip I/O è prodotto a 14 nm.

Ultima modifica di syngian : 08-11-2018 alle 20:48.
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Old 08-11-2018, 22:33   #38538
paolo.oliva2
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Gli 8 MB di cache L3 dei CCX dei Ryzen 1 con processo a 14 nm occupano 16 mm2 di silicio (circa 2 mm2 per 1 MB), quindi se il grosso chip I/O contenesse come detto da alcune fonti 256 MB di cache L4 servirebbero 512 mm2 di silicio solo per la cache L4 Dram, con il chip I/O che ha una superficie stimata di 410-420 mm2.

Le eDram sono però circa 3 volte più dense delle Dram e la superficie di silicio necessaria si ridurrebbe quindi a 170-190 mm2 e l'unica fonderia e processo produttivo al mondo che è in grado di produrre le eDram è il 14 nm della Glofo sviluppato con l'aiuto e i brevetti IBM… in questo modo si avrebbe una possibile quadratura del cerchio e anche spiegazione del perché il chip I/O è prodotto a 14 nm.
Secondo me hai fatto centro.

Certo che da un IF che doveva collegare in un Epyc X32 8 L3 distinte, il passaggio a una IF molto più potente in fatto di banda e dimezzamento del ciclo (cioè L3 --> L4 o viceversa), mi sembra ovvio che avrà un riscontro nella capacità MT di un Rome (che si aggiungerà sicuramente all'aumento di IPC del core).

Se tutto sto po' po' di roba è già in Zen2, cosa ci riserverà Zen3?
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Old 08-11-2018, 23:11   #38539
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Che poi inizialmente nelle vecchie roadmap epyc rome era dato con 48 cores...
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Old 09-11-2018, 00:15   #38540
capitan_crasy
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Che poi inizialmente nelle vecchie roadmap epyc rome era dato con 48 cores...
AMD nella primissima presentazione al computex 2018 di Epyc 7nm non ha mai parlato dei numero di core previsti per queste soluzioni; in pratica i 48 core erano solo un semplice rumors...
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