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Old 18-01-2006, 16:04   #681
k0nt3
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Originariamente inviato da DioBrando
Fino a qlc tempo fà, prima che uscissero svariati formati vantaggiosi dal punto di vista del rapporto qualità ( o perdita di informazione se la vogliamo leggere dall'altro lato)/ Memoria secondaria allocata, nessuno si metteva col proprio pc ad encodare film, a rippare i propri cd audio, a fare del videoediting con i filmati catturati da varie sorgenti.
Le CPU fondamentalmente sn rimaste le stesse ( certo, sn aumentate le istruzioni, sn aumentate le pipeline e via avanti...); sempre X86 sono.
Oppure...nessuno si sarebbe sognato che per le simulazioni ad alto livello, nel supercomputing si sarebbero utilizzati processori che utilizza la casalinga per guardare il sito della propria banca da casa.
Eppure da qlc anno si usano e con successo, all'interno di cluster ovviamente, ma di quei processori stiamo parlando.


Non sn convinto che per il Cell si possano fare gli stessi discorsi ( naturalmente vedremo perchè IBM sta tentando di infilarli un pò ovunque )...anche perchè IBM stessa parla di Stream Processor...
concordo con quasi tutto quello che hai scritto, ma le cose secondo me sono destinate a evolversi.. allo stato attuale hai pienamente ragione, ma io credo che ci sarà un'evoluzione come ci è stata per l'x86! si tratta di ripensare le applicazioni in modo che possano essere efficienti sull'architettura del Cell... vabbè è un pò presto per dirlo, ma penso che sia uno scenario possibile! poi di sicuro ci saranno campi di applicazioni critici in cui non eccellerà (come ci sono anche per l'x86), ma questo si compenserà nel tempo con la crescita della potenza di calcolo (come ha fatto l'x86 nei suoi settori critici)! non so, magari mi sbaglio clamorosamente !
k0nt3 è offline   Rispondi citando il messaggio o parte di esso
Old 18-01-2006, 21:14   #682
darkquasar
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Originariamente inviato da MadRat
Ma hai dei benchmark sotto mano che io non ho ancora vito?? :-/
secondo me, una moto da MotoGP se la usi per fare il motocross ottieni delle prestazioni scandalose...
però purtroppo non ho i benchmark per dimostrarlo, che sfiga, eh?
darkquasar è offline   Rispondi citando il messaggio o parte di esso
Old 18-01-2006, 23:52   #683
MadRat
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L'Avatar di MadRat
 
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Originariamente inviato da cionci
No...veramente la questione delle eccezioni era presentata nella documentazione postata da cdimauro dall'ISA del Cell...che forse a questo punto non hai letto...

Sinceramente quello che dicono altri siti non mi interessa...anche perchè credo che il livello di preparazione delle persone che ti hanno risposto in queste pagine sia veramente alto (e bada non solo uno ti ha dato ragione)...e di fatto le risposte sono autorevoli almeno quanto quello di un review di arstechnica (che per altro di castronerie ne ha scritte)...

Comunque riguardo al primo quote da Arstechnica:

The actual architecture of the Cell SPE is a dual-issue, statically scheduled SIMD processor with a large local storage (LS) area. In this respect, the individual SPUs are like very simple, PowerPC 601-era processors.

Le SPE sono "simili a molto semplici" PowerPC 601...però ovviamente ci sono differenze notevoli: le SPE sono ottimizzate per il calcolo vettoriale e non sono processori indipendenti (tant'è che nei testi IBM vengono presentate come SIMD unit, Vector processor, ma mai come CPU)...

The SPE's ISA, which is not VMX/Altivec-derivative (more on this below), includes instructions for using the DMA controller to move data between main memory and local storage. The end result is that each SPE is like a very small vector computer, with its own "CPU" and RAM.

Che non fa che confermare la mia tesi...se le chiamano Vector Computer di fatto la definiscono una unità Special Purpose... Riguardo a "its own "CPU" and RAM": a parte che CPU è fra apici e già questo può far pensare "chiamo la SPU CPU, ma non sono CPU", ma il discorso che vogliono tirare fuori è che l'SPU svolge nelle SPE il ruolo che la CPU svolge all'interno di un computer... In pratica vendendo la SPE come un computer a sè stante (ma non lo è, ma come visione di insieme ci può stare) la SPU è pragonabile al ruolo centrale della CPU, e la Ram locale a quello della ram di sistema... Quindi niente a suffragare la tua tesi che le SPE siano CPU...visto che al massimo CPU possono essere definite le SPU, ma solo rispetto al sistema SPE... SPU che comunque non sono indipendenti dalla PPE...
Stesso discorso per il secondo quote...il discorso è lo stesso che hanno tentato di fare sopra...
Per quanto riguarda le rispste varie, passo direttamente, sono presenti nel mio lungo post a pagina 30.

Ora invece ricapitolerei!!
Dunque, prima di tutto, dobbiamo segnalare ad IBM che si e' sbagliata a dire che gli SPE sono processori indipendenti, ci pensate voi?? Interessante la vostra teoria.

Alla fine nesusno e' ancora riuscito a spiegarmi cosa intenda IBM dicendo "The SPE differs from conventional microprocessors in a number of other ways".
Dunque che tipo di processore convenzionale è??

Comuqnue ricapitolando:
Quelli di pcstats, dicono cazzate, quelli di blachford, dicono cazzate come quelli di realworldtech e di anandtech!! Aggiungiamoci dinox me e nAo ed in fine anche asetechnica. Ovviamente non scordiamo IBM che li definisce processori indipendenti e System on Chip.
In fine aggiungiamo questo:

DA

The Cell Processor
- A short Introduction -
Torsten Hoefler
htor@cs.tu-chemnitz.de
28th November 2005

2.3 The Synergistic Processing Element The SPE is essentially a full blown vector CPU with own RAM. Its ISA is not compatible to VMX and has a fixed length of 32 Bit. Current SPEs have about 21 Million Transistors where 2/3 of them are dedicated to the SRAM (memory). The processor has no branch prediction or scheduling logic, and relies on the programmer/compiler to find parallelism in the code. As the PPE, it uses two independent.


Dunque se proprio non volete chiamare CPU uno SPE, come minimo lo e' una SPU (che addirittura non comprende nemmeno la MMU e l'MFC per comunicare con la MM ) e lo SPE ne comprende una.

Tutti a dire stupidagini. Oh, che dirvi.. buon per voi che capite la differenza tra processing e processor.

____

Per chi fosse interessato al discorso GP, ci sono diverse cose in merito nella documentazione.

The SPU architecture defines a set of 128 general-purpose registers (GPRs), each of which contains 128 data bits. Registers are used to hold fixed-point and floating-point data. Instructions operate on the full width of the register, treating it as multiple operands of the same format.

P.S. Sono la MMU e l'MFC a gestire la comunicazione con le memorie (tutte) ed a gestirne le code.

P.P.S. Poi se mi volete tornare a spiegare che i task sono ripartiti dalla PPE, lasciate perdere, so bene come funziona un Cell.
__________________
The PS3’s 8 parallel CPUs(one primary“PPU”and 7 Cell processors)..[ecc].Just about any tech programmer will tell you that the PS3’s CPUs are significantly more powerful. Qualche sapientino-doposcuola del forum, dovrebbe spiegare anche agli Insomniac, come è fatto il Cell e cosa sia uno SPE. lol
MadRat è offline   Rispondi citando il messaggio o parte di esso
Old 19-01-2006, 07:31   #684
cdimauro
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Quote:
Originariamente inviato da MadRat
Per quanto riguarda le rispste varie, passo direttamente, sono presenti nel mio lungo post a pagina 30.
Solo che il tuo post è stato ampiamente smentito dalla stessa IBM.
Quote:
Ora invece ricapitolerei!!
Dunque, prima di tutto, dobbiamo segnalare ad IBM che si e' sbagliata a dire che gli SPE sono processori indipendenti, ci pensate voi?? Interessante la vostra teoria.
No, IBM non s'è sbagliata e infatti gli SPE sono dei processori indipendenti... una volta che sono state programmate per lavorare autonomamente.

C'è qualcuno che passa il tempo dicendo agli altri di non decontestualizzare, ma questo qualcuno STRANAMENTE non si fa scrupoli a tirare fuori una frase isolata tralasciando TUTTO il resto.

I documenti di IBM sono chiari: le SPE per poter lavorare autonamente DIPENDONDO COMUNQUE DALLA PPE.
Quote:
Alla fine nesusno e' ancora riuscito a spiegarmi cosa intenda IBM dicendo "The SPE differs from conventional microprocessors in a number of other ways".
Dunque che tipo di processore convenzionale è??
Infatti NON sono processori convenzionali: basta leggere la frase.

E il perché lo puoi vedere dal messaggio in cui ho riassunto le caratteristiche per cui una SPE NON è in grado di far girare un s.o..

La prossima volta invece di ignorare i messaggi degli altri, dovresti leggerli e rispondere. Se sei in grado di farlo, ovviamente.
Quote:
Comuqnue ricapitolando:
Quelli di pcstats, dicono cazzate,
Dicono delle cose inesatte se paragonano le SPE a delle CPU.
Quote:
quelli di blachford,
Veramente è un solo tizio, che ha sparato tante di quelle cazzate da esser stato deriso da tutto il web.

Ma che ci possiamo fare: per te è più credibile lui che la stessa IBM.
Quote:
dicono cazzate come quelli di realworldtech e di anandtech!! Aggiungiamoci dinox me e nAo ed in fine anche asetechnica.
Idem come sopra: le SPE non si possono paragonare alle CPU perché DIFETTANO DI ALCUNE FUNZIONALITA' CHE LE RENDANO TALI.

Come tu stesso hai detto, tra l'altro: vuoi per caso smentirti?
Quote:
Ovviamente non scordiamo IBM che li definisce processori indipendenti
Sì, ma in quale contesto? Se prendi una frase e la decontestualizzi da TUTTO il discorso che fa IBM, arrivi ad affermare delle cose che non hanno senso.
Quote:
e System on Chip.
Questo è un termine generico.
Quote:
In fine aggiungiamo questo:

DA

The Cell Processor
- A short Introduction -
Torsten Hoefler
htor@cs.tu-chemnitz.de
28th November 2005

2.3 The Synergistic Processing Element The SPE is essentially a full blown vector CPU with own RAM. Its ISA is not compatible to VMX and has a fixed length of 32 Bit. Current SPEs have about 21 Million Transistors where 2/3 of them are dedicated to the SRAM (memory). The processor has no branch prediction or scheduling logic, and relies on the programmer/compiler to find parallelism in the code. As the PPE, it uses two independent.


Dunque se proprio non volete chiamare CPU uno SPE, come minimo lo e' una SPU (che addirittura non comprende nemmeno la MMU e l'MFC per comunicare con la MM ) e lo SPE ne comprende una.
Per questo link vale la stessa cosa di quanto detto sopra. Infatti né la SPE né tanto meno la SPU possono essere definite CPU.

Certo, a meno che non applichiamo la TUA definizione di CPU, e allora ci rientra anche il Copper. A proposito: ma per te il Copper è una CPU, sì o no? Non hai ancora risposto...
Quote:
Tutti a dire stupidagini.
Già. Definire CPU una SPE o addirittura una SPU, è una grande stupidaggine. Fortunatamente tu sei tornato sui tuoi passi, e hai detto che non lo sono: bravo!
Quote:
Oh, che dirvi.. buon per voi che capite la differenza tra processing e processor.
Già. Si tratta soltanto di imparare a leggere l'inglese (tecnico).
Quote:
____

Per chi fosse interessato al discorso GP, ci sono diverse cose in merito nella documentazione.

The SPU architecture defines a set of 128 general-purpose registers (GPRs), each of which contains 128 data bits. Registers are used to hold fixed-point and floating-point data. Instructions operate on the full width of the register, treating it as multiple operands of the same format.
Quindi se un dispositivo è dotato di un set di registri "general purpose" tu automaticamente lo definisci "general purpose".

Vabbé, fa niente: tanto tu stesso hai affermato che le SPE sono contemporaneamente CPU GP e CPU SP. Il che è tutto dire...
Quote:
P.S. Sono la MMU e l'MFC a gestire la comunicazione con le memorie (tutte) ed a gestirne le code.
Per curiosità: mi sai dire chi è che imposta i descrittori di pagina usati da MMU e MFC?
Quote:
P.P.S. Poi se mi volete tornare a spiegare che i task sono ripartiti dalla PPE,
Infatti lo sono.
Quote:
lasciate perdere, so bene come funziona un Cell.
Se lo sai, allora com'è che continui ad affermare che le SPE sono "processori indipendenti"?

P.S. Secondo te il Copper è una CPU?

P.P.S. Ma secondo te il Copper è una CPU?

P.P.P.S. Stavo quasi per dimenticarmene: il Copper non sarà una mica una CPU, per come l'hai definita tu?
__________________
Per iniziare a programmare c'è solo Python con questo o quest'altro (più avanzato) libro
@LinkedIn Non parlo in alcun modo a nome dell'azienda per la quale lavoro
Ho poco tempo per frequentare il forum; eventualmente, contattatemi in PVT. Fanboys

Ultima modifica di cdimauro : 19-01-2006 alle 07:35.
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Old 19-01-2006, 12:55   #685
fek
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Quote:
Originariamente inviato da cdimauro
Quindi se un dispositivo è dotato di un set di registri "general purpose" tu automaticamente lo definisci "general purpose".

Vabbé, fa niente: tanto tu stesso hai affermato che le SPE sono contemporaneamente CPU GP e CPU SP. Il che è tutto dire...
Dritto dritto dall'API dell'R500:

SetShaderGPRAllocation();

Alloca i GPR fra vertex e pixel shader. Allora anche l'R500 e' una CPU General Purpose come il Copper!

Quote:
P.P.S. Poi se mi volete tornare a spiegare che i task sono ripartiti dalla PPE, lasciate perdere, so bene come funziona un Cell.
Ne dubitiamo molto fortemente
fek è offline   Rispondi citando il messaggio o parte di esso
Old 19-01-2006, 12:55   #686
yossarian
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dal seguente documento IBM

http://www-128.ibm.com/developerwork...y/pa-cellperf/

The approach taken by the Cell BE design was to focus on improving performance/area and performance/power ratios (see Introduction to the Cell Multiprocessor, listed in Resources. These goals are largely achieved by using powerful, yet simple cores that use area more efficiently with less power dissipation. Supported by an interconnect with high data bandwidth, these cores could work both independently and cooperatively. By supporting a large number of simultaneous memory accesses from the cores, the memory bandwidth can be used more efficiently as well. The design philosophy is somewhat similar to the recent trend of having multiple general-purpose cores in the same chip; in the Cell BE, all cores are just much simpler, yet still powerful.

somewhat, ovvero, "in qualche modo" (la cosa è specificata più avanti).

The PPE consists of a POWER Processing Unit (PPU) connected to a 512KB L2 cache. The PPE is the main processor of the Cell BE, and is responsible for running the operating system and coordinating the SPEs. The key design goals of the PPE are to maximize the performance/power ratio as well as the performance/area ratio. The PPU is a dual-issue, in-order processor with dual-thread support. A pipeline timing diagram, as detailed in Introduction to the Cell Multiprocessor (see Resources for a link), is shown in Figure 2.

The PPE core can fetch four instructions at a time, and issue two. In order to improve performance from its in-order pipeline, the PPE utilizes delayed-execution pipelines and allows limited out-of-order execution of load instructions. This allows the PPE to get some of the advantages of out-of-order execution without any significant increase in complexity. We do not focus on the PPE in this paper since most of the algorithms presented here do not utilize the PPE.



Quindi i 9 chip non sono considerati tutti alla stessa stregua (la cosa è evidente) e il PPE è processore principale (che può essere assimilato ad una cpu, fa girare il SO e coordina gli SPE).

The SPE is a modular design consisting of a Synergistic Processing Unit (SPU) and a Memory Flow Controller (MFC). An SPU is a compute engine with SIMD support and 256KB of dedicated local storage. The MFC contains a DMA controller with an associated MMU, as well as an Atomic Unit to handle synchronization operations with other SPUs and the PPU.

An SPU is a dual-issue, in-order machine with a large 128-entry, 128-bit register file used for both floating-point and integer operations. The SPU operates directly on instructions and data from its dedicated local store, and relies on a channel interface to access the main memory and other local stores. The channel interface, which is in the MFC, runs independently of the SPU and is capable of translating addresses and doing DMA transfers while the SPU continues with the program execution.

Qui la SPU è definita semplicemente some "motore di calcolo", altro che cpu!


Per quanto riguarda il dma ho spiegato nel post precedente come funziona. Il MFC attiva la richiesta (autonomamente), ma il consenso al trasferimento dati e la priorità sono fissati dal MIC che è un dispositivo esterno agli SPE e che funge da controller. In maniera simile a quanto avviene con il MC di R5x0, in cui lo stesso si occupa solo di ricevere le richieste di trasferimento dati e di indirizzarle verso l'area di ram interessata, mentre il trasferimento dati avviene senza l'ausilio del MC, ma utilizzando le sottostazioni denominate ring-stop (al contrario di un'architettura crossbar tradizionale, in cui il MC si occupa di gestire tutte le fasi di trasferimento dati).

Insomma, come logica vuole, esiste almeno un controller (in realtà ce n'è più di uno, mi pare evidente), che coordina il lavoro degli SPE; qualsiasi architettura o sottosistema che lavori in streaming o in parallelo o adottando entrambe le modalità, non può prescindere dalla presenza di almeno un arbiter (spesso più di uno). L'alternativa sarebbe quella di avere, facendo un paragone calcistico, una partita di calcetto, senza arbitro e allenatori, con 10 giocatori, ognuno dei quali gioca per proprio conto e senza regola alcuna.

Ultima modifica di yossarian : 19-01-2006 alle 13:13.
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Old 19-01-2006, 13:11   #687
fek
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L'Avatar di fek
 
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Yoss, secondo te perche' l'R500 non e' in grado di allocarsi dinamicamente i GPR e devo specificarli io a mano per ogni batch? Non e' un problema da poco, perche' sbagliare l'allocazione mi ha significato anche un drop del 50% sulle prestazioni della singola batch. Hanno voluto risparmiare transistor oppure secondo te c'e' un problema piu' basilare?

Un'altra cosa molto curiosa dell'R500: i texture fetch in un vertex shader non filtrano la texture. Ora, vertex e fragment shader usano per ovvi motivi le stesse unita' di esecuzione e adesso perche' mi devo filtrare la texture a mano?
fek è offline   Rispondi citando il messaggio o parte di esso
Old 19-01-2006, 13:16   #688
^TiGeRShArK^
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MA LOOOL non mi avevate avverito che è tornato con le sue fantasiose teorie!
Quote:
Originariamente inviato da MadRat
Come e' giusto che accada quando un maestro insegna qualcosa, ecco che arriva l'allievo (il più sveglio di tutti) che gli fa coro e ripete la lezione!!
Quote:
Originariamente inviato da TigerShark
per questo una SPU è un "Processor" nel senso di "Processing Unit" ovvero unità atta ad eseguire calcoli, unità di processamento, ma non nel senso comunemente usato in italiano di "Processore", ovvero "Central Processing Unit" o "General Purpose Processor"
Quote:
Originariamente inviato da MadRat
Dunque anche lui mi viene a spiegare cosa sia un processore. (menomale, avrei rischiato di rimanere ignorante..)
è normale... quando dici kose come queste:
Quote:
Originariamente inviato da MadRat
Gli SPE sono delle CPU con delle limitazioni se paragonate ad altre (e delle agevolazioni se paragonate ad altre ancora, mi riallaccio e prendo per buono l'esempio ci VPU vista come CPU che tu hai riportato), ma sempre CPU rimangono.
Quote:
Originariamente inviato da MadRat
Non ho mai sostenuto inoltre che uno SPE sia una CPU, non so se qualcuno qui dentro lo ha mai sostenuto,
si capisce tutta la tua confusione, e per questo mi sono sentito IN DOVERE di kiarificarti le idee!
ah... e già ke ci sei quotami dove ho chiamato l'SPE Synergistic Processing Element visto ke sei così bravo
Ed evito ovviamente di commentare il resto del post dato che sono cose già dette, ridette, dimostrate e stradimostrate....
se vuoi continuare il tuo fai pure.
in questo sei tu il maestro indiscusso!

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Old 19-01-2006, 13:21   #689
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Originariamente inviato da yanchi
attenzione. Sul link postato da madrat c'è scritto che le spe non sono ottimizzate per farci girare un o.s. non che non è possibile farlo
senza la PPE ke controlla tutto la SPE non fa una mazza...
è un semplice elemento passivo...
devo ancora fare l'esempio dell'interruttore che attiva una CPU???
quindi anche quello sarebbe una CPU secondo te dato che grazie alla sua attivazione escono fuori dei calcoli???
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Old 19-01-2006, 13:23   #690
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Originariamente inviato da yanchi
diciamo che anche la vostra parte qualche errore l' ha commesso ..anche voi a definirle synergistic PROCESSING elements quando sui documenti IBM (almeno quelli che hapostato mad) è synergistic PROCESSOR elements..
sempre chiamato prcessor io fin dal primo psot...
al max mi potrebbe essere sfuggito una volta... non ricordo...
se proprio ci tieni rileggiti tutto e trova dove ho scritto processing
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Old 19-01-2006, 13:23   #691
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Originariamente inviato da cionci
In questo anche IBM stessa ha qualche difficoltà
http://www-128.ibm.com/developerwork...y/pa-celldmas/
ok allora è pure inutile rileggere tutti i miei post!
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Old 19-01-2006, 13:25   #692
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Originariamente inviato da MadRat
Se ci fossero dei Kernel con i quali questi si trovassero a proprio agio?? Poi GP non vuol dire "far girare un SO", mi sembra un po' riduttivo.
ancora sto aspettando che mi spieghi come fare girare anche "Hello world" o quello ke vuoi su una SPE SENZA PPE
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Old 19-01-2006, 13:27   #693
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Originariamente inviato da yossarian
con tutto il rispetto per quanto hai riportato, il termine "processore di tipo non convenzionale" non ha alcun senso. Si può classificare come processore qualunque dispositivo in grado di svolgere determinati task
anke il processore che funzionava con un trenino elettrico e dei binari che ho riportato prima era un CPU a tutti gli effetti secondo MadRat


Fine pausa... a stasera
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Old 19-01-2006, 14:10   #694
yossarian
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Originariamente inviato da fek
Yoss, secondo te perche' l'R500 non e' in grado di allocarsi dinamicamente i GPR e devo specificarli io a mano per ogni batch? Non e' un problema da poco, perche' sbagliare l'allocazione mi ha significato anche un drop del 50% sulle prestazioni della singola batch. Hanno voluto risparmiare transistor oppure secondo te c'e' un problema piu' basilare?
così, a occhio, direi che un circuito di allocazione dei GPR avrebbe complicato ulteriormente il chip; tieni conto anche delle scelte fatte sulle granularità dei dati in input (64 pixel), che vanno nella direzione del risparmio dei transistor in un chip la cui circuiteria di controllo è già piuttosto complessa.

Quote:
Originariamente inviato da fek
Un'altra cosa molto curiosa dell'R500: i texture fetch in un vertex shader non filtrano la texture. Ora, vertex e fragment shader usano per ovvi motivi le stesse unita' di esecuzione e adesso perche' mi devo filtrare la texture a mano?
questo è piuttosto strano; non applicano nessun filtro? Neppure point sampling?
yossarian è offline   Rispondi citando il messaggio o parte di esso
Old 19-01-2006, 14:10   #695
yanchi
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Originariamente inviato da ^TiGeRShArK^
senza la PPE ke controlla tutto la SPE non fa una mazza...
è un semplice elemento passivo...
devo ancora fare l'esempio dell'interruttore che attiva una CPU???
quindi anche quello sarebbe una CPU secondo te dato che grazie alla sua attivazione escono fuori dei calcoli???
io ho solo fatto una precisazione, non attacca con me, puoi fare l'esperto quanto vuoi tanto io di sti argomenti non nè so niente, ho solo interpretato quello che c'è scritto sui documenti IBM.

ciao!
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Every man dies, but not every man really lives...
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Old 19-01-2006, 14:12   #696
fek
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Originariamente inviato da yossarian
questo è piuttosto strano; non applicano nessun filtro? Neppure point sampling?
Semplice point sampling. Nessun filtro bilineare. Ma sara' strano eh?
fek è offline   Rispondi citando il messaggio o parte di esso
Old 19-01-2006, 14:18   #697
yanchi
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Originariamente inviato da ^TiGeRShArK^
sempre chiamato prcessor io fin dal primo psot...
al max mi potrebbe essere sfuggito una volta... non ricordo...
se proprio ci tieni rileggiti tutto e trova dove ho scritto processing
stavo parlando in generale, se ti sei sentito tirato in causa mi dispiace!

ciao!
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Old 19-01-2006, 14:47   #698
yossarian
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Quote:
Originariamente inviato da fek
Semplice point sampling. Nessun filtro bilineare. Ma sara' strano eh?
faccio una premessa. R500 ha alu unificate, ma i thread e i dati relativi a vertici e pixel sono tenuti separati all'interno del chip. Quindi gli unici "punti" di contatto sono gli arbiter presenti tra i vari gruppi di code di comandi e le alu.

Detto ciò, mi vengono in mente due spiegazioni:

1) l'arbiter che si occupa di ricevere le istruzioni dalle code relative a vertici e pixel e inviare comandi alle code relative ad alu e texture unit è stato programmato per ignorare le richieste di filtraggio, quando i comandi arrivano dalla coda relativa ai vertici (scelta, all'occorrenza, reversibile).
2) le unità che fanno texture fetch, quando il comando è relativo a istruzioni sui vertici, non sono le stesse che si occupano di fare texture fetch per i pixel (ossia si avrebbero 16 unità che fanno texture fetch+filtraggio per i pixel e 16 che fanno solo texture fetch e point sampling per i vertici, come avviene, attualmente, per le 8 tmu dei vs di G70).

Ultima modifica di yossarian : 19-01-2006 alle 14:51.
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Old 19-01-2006, 15:01   #699
fek
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A occhio direi la soluzione 1). Se io imposto il sampler per farmi il bilinear filtering di un texture fetch nel vertex shader mi e' bellamente ignorato, non riporta alcun errore. Altrimenti quale ragione ci sarebbe per duplicare le texture unit? Non c'e' traccia di questo nella documentazione.
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Old 19-01-2006, 15:05   #700
yossarian
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Originariamente inviato da fek
A occhio direi la soluzione 1). Se io imposto il sampler per farmi il bilinear filtering di un texture fetch nel vertex shader mi e' bellamente ignorato, non riporta alcun errore. Altrimenti quale ragione ci sarebbe per duplicare le texture unit? Non c'e' traccia di questo nella documentazione.
anche io propendo per la prima (anche se prima non ho dato le percentuali ).
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