[Thread Ufficiale V4.0] AMD K10 Phenom2/Athlon2: L'era dei 45nm AMD!

[paolo.oliva2]

Originariamente inviato da TheBestFix

io questi problemi di cali prestazione non li ho notati per essere sincero, e per quasi 2 mesi la cpu l'ho stressata in tutti i modi ....puo' darsi che sono stato fortunato, come puo' darsi che dopo 2 mesi 6 mesi o un'anno la cpu mi avrebbe salutato...questo non posso saperlo, la mia esperienza si rifa' a quasi 2 mesi di utilizzo in overclock e la riporto pari pari, poi ognuno tragga le sue conclusioni e si assuma la responsabilita' di montarci su una cpu non ufficialmente supportata....questo e' cmq il motivo che mi ha portato a cambiare marca di mobo...la m3a aveva tutte le carte in regola per supportare a livello componentistico quantomeno il 720 (e lo dimostrano le schede mamme asrock e gigabyte)...ma non l'han voluto fare (forse dovevano vendere le schede nuove?)

La politica delle case madri ed in primis l'Asus è criticabile in pieno.

Però quanto postato dal Capitano è verissimo. Io mi sono trovato nella situazione che il procio non veniva riconosciuto. Nella migliore delle ipotesi un calo prestazionale l'hai, anche se ad esempio hai il bios che ti riconosce il 940 ma non il 955, oppure addirittura bios giovani non ottimizzati.
A me alcune volte è capitato... e forse me ne accorgo molto bene perché occando quello che potrebbe essere impercettibile a def, diventa ben visibile quando occhi il procio, oltre che comunque delle cose rispondono in maniera non corretta...

Per fare un esempio, da quando ho installato il nuovo bios, le performances mi sono aumentate in alcuni prg del 3%. Però a 4Ghz circa... è chiaro che se portassi il procio a def già il 3% diventerebbe 2,25%, ci togliamo anche l'incremento dell'NB occato e dell'ottimizzazione DDR3... alla saremmo sull'1% che non si riuscirebbe a vederlo.

[paolo.oliva2]

http://www.youtube.com/watch?v=XDdvZkBo4JE

P.S.

è a def...

[paolo.oliva2]

http://www.ampletech.net/news/hardwa...n-esacore.html (Già postato)

...AMD ha cercato di ridurre i costi su due fronti, con una CPU compatibile con le precedenti piattaforme già adottate da molti utilizzatori ma anche con la riduzione dei consumi. Questo comporta un incremento del 30% del rapporto watt/performance...

Scusate... ma quello che ho sottolineato la direbbe lunga sul TDP dell'esacore.
Il mio è un ragionamento un po' contorto... , ma praticamente dice quanto TDP avrebbe l'esa rispetto al quad.
Virtualmente se l'esa avesse il 50% in più di performances rispetto al quad, togliendoci il 30% dichiarato da AMD nel rapporto watt/performances, si avrebbe un esa che a parità di clock avrebbe:

125W TDP (quad) +50% (teorico incremento di performances) -30% (riduzione rapporto watt/performances) = 130,25W

Se il mio ragionamento è giusto... praticamente un esa a 3GHz sarebbe tranquillamente sui 125W...

Contando che tutte le mobo anche AM3 (e quindi nulla a che vedere con i B3) sono compatibili con proci a 140W TDP, un esa a 3,4GHz sarebbe pienamente possibile.

Beh... se lo scopo delle ditte quali AMD è comunque il guadagno, un esacore sul clock almeno di 3,2GHz sarebbe marcato FX sicuramente... e sarebbe di gran prestigio sia come pubblicità che come incassi... Io trovo sempre più illogico che AMD non sfrutti questo procio anche per il settore desktop. Speriamo in versioni B.Ed. oltre che FX....

Edit
P.S.
Sono andato a fare calcoli quando anche solo guardando l'ACP dichiarato il risultato è simile.

[capitan_crasy]

E' ufficiale:
Le CPU core Opteron sono basati sullo step D0!



Resta da capire se tale step utilizza le tecnologie "Metal gate" e/o "High k dielectric".

Clicca qui...

[erfinestra]

Originariamente inviato da Motenai78

Ho letto le FAQ e pare che teoricamente su di una mobo con socket AM2+ non ci sono problemi per gli attuali K10 con corrispettivo socket (ovviamente non superando il wattaggio offerto dalla mobo).

Io ho una Asus M3A (secca), a livello di bios non li supporta, ma ho letto googlando che qualcuno con la pen'ultima beta (v1002) c'ha fatto girare un X3 720BE.

Detto ciò volevo chiedervi se qualcuno tra voi ha fatto ciò (ritengo improbabile -.-), oppure, più in generale, ha messo qualche procio K10 con socket AM2+ su mobo il cui bios non le riconosce ufficialmente, e se sì, com'è andata.

Grazie!

Ti do una buona notizia: provato un 810 che dovevo montare sulla m\b AM3 di mio fratello, e sulla miaM3a(bios 1002) è stato riconosciuto perfettamente al post. C&C abilitato, occato velocemente di bus fino a 3ghz senza problemi. Però non c'erano voltaggi superiori a 1,325

[greeneye]

E' uscita anche la nuova versione della guida alla realizzazione dei bios: http://support.amd.com/us/Processor_...28_5-28-09.pdf

Aspettando che bjt2 la studi ho notato un paio di cose interessanti:

[Motenai78]

Grazie a TheBestFix: per le info utili sulla mia mobo in pvt.
Grazie a capitan_crasy: per la precisazione sul rischio di utilizzare proci su mobo che supportano ufficialmente il bios.

Non amo il rischio, anche se minimo:
a questo punto rinvio il passaggio al K10 direttamente su piattaforma AM3 tra 5-6 mesi (al momento hanno prezzi elevati causa "novità").

P.S. Cmq Asus poteva essere più corretta con questi Bios

EDIT: grazie anche ad erfinestra (non avevo notato xD), desumo che alla prossima release del bios ci sono buone possibilità di supporto ufficiale, e non solo ufficioso ^^

[FireBiker]

in un 720 BE come si fa ad usare la DDR3 oltre i 1333Mhz ?

[paolo.oliva2]

Dove sottolineato compare DDR3... e lo step D è solo l'esacore al momento.

Allora... o lo step D si allarga ai quad desktop o l'esacore migra anche al desktop... (o tutte e 2 le condizioni)
O le DDR3 andranno anche nel mercato dei server? (non faccio ironia... ma le mie conoscenze sul mondo server sono limitate).
Poi se le DDR3 andranno anche nel mondo server... cacchio... sarebbe unicamente SOLO da convertire da socket 1207 ad AM3... che è la stessa identica cosa fatta per il 920-940....

[paolo.oliva2]

2.4.2.4 P-state Bandwidth Requirements
• The frequency relationship of (core COF / NB COF) <= 2 must be maintained for all supported P-state combinations.
E.g., a core P0 COF of 2.4 GHz could not be combined with a NB P0 COF of 1.0 GHz; the NB P0
COF would have to be 1.2 GHz or greater; if the NB P0 COF is 1.2 GHz, then the NB P1 COF of 0.6 GHz
may only be supported if the corresponding core P-state specify a COF of 1.2 GHz or less.
• All core P-states are required to be defined such that (NB COF/core COF) <= 32, for all NB/core P-state
combinations. E.g., if the NB COF is 4.8 GHz then the core COF must be no less than 150 MHz.
• All core P-states must be defined such that:
• CPU COF >= 400Mhz.
31116 Rev 3.28 - May 28, 2009 AMD Family 10h Processor BKDG
47
• NB COF >= 2 * MEMCLK frequency. E.g., for DDR1333 support, NB COF must be 1.4 Ghz or higher.
(MEMCLK would be 667 MHz).Note if NB P-states are enabled, an NB P-state 0 of 2.8 GHz or higher is
required to provide an NB P-state 1 of 1.4 GHz.
• NB COF >= 600MHz.
• See 2.7.4 [Link Bandwidth Requirements] for NB COF and link bandwidth requirements.

Questo ha un senso con i prb del C&Q e/o overclock NB del Phenom II X4 e relativi Pstate?

[Knukcles]

Originariamente inviato da paolo.oliva2

Scusate... mi sapreste dire se l'esa è destinato SOLO al server che ci fa il supporto alle DDR3?


O le DDR3 andranno anche nel mercato dei server? (non faccio ironia... ma le mie conoscenze sul mondo server sono limitate).

Perché se le DDR3 NON hanno nulla a che fare con il mondo server... mi sembra plausibile che l'esa nel desktop è solo questione di tempo.
Poi se le DDR3 andranno anche nel mondo server... cacchio... sarebbe unicamente SOLO da convertire da socket 1207 ad AM3... che è la stessa identica cosa fatta per il 920-940....

ci sono anche memorie ddr3 per server, altrimenti i nuovi xeon con che li facevano andare, ddr2?!

[paolo.oliva2]

Originariamente inviato da FireBiker

in un 720 BE come si fa ad usare la DDR3 oltre i 1333Mhz ?

Se la mobo le supporta, basta selezionare da bios.
Se la tua mobo non le supporta, devi salire di bus, così da occarle (occhio che ti sale anche la frequenza del procio e HT/NB, quindi dovresti abbassare i moltiplicatori per una frequenza finale simile).

[paolo.oliva2]

Originariamente inviato da Knukcles

ci sono anche memorie ddr3 per server, altrimenti i nuovi xeon con che li facevano andare, ddr2?!

Si, ma la piattaforma Intel è una cosa, AMD è un'altra...
Gli Xeon dovevano per forza montarci memorie veloci... se ci montavano le 800MHz potevano anche commercializzare gli Xeon max a 1GHz... tanto di più sarebbe stato inutile...



Guarda questo grafico... il P35 Core2 quad con delle DDR3 1333 ha la banda più scarsa anche se gli altri sistemi montano memorie più lente... e nel desktop conta poco, perché c'è solo 1 processore, ma nel mondo server con più processori l'importanza della banda è come per noi l'aria che respiriamo.

[bjt2]

Originariamente inviato da paolo.oliva2

Io non ho la tua competenza certamente... però ragionando su quello che so... o AMD sta trovando dei prb ad alzare il clock dell'NB (ma vedendo la facilità con cui si occa...) oppure ha problemi a far coesistere la logica dei Pstate con un clock NB maggiore.

Io sinceramente sto vedendo una cosa comune a tutte le mobo del desktop. C&Q se è attivo impedisce di impostare da bios moltiplicatori alti per l'NB...

Forse potrebbe essere che con l'HT3.1 la logica C&Q che è la parte implementata nel bios, ma vi è comunque una sorta di C&Q indipendente all'interno del procio che funziona in base alla temperatura che potrebbe scornarsi con un NB veramente alto.

Una mia curiosità. In base al numero dei core il clock NB potrebbe essere frazionato? (speriamo di non beccare il tapirone).

In teoria... a prescindere dalla velocità di lettura dalla ram... la velocità della L3 non dovrebbe essere proporzionato al numero dei core? In fin dei conti la L3 gestisce i dati da e verso le L2 dei core... quindi se io ho un'NB occata a 4GHz, ed ho un K10 con solo 2 core, il ciclo di lavoro della L3 è come se fosse 2GHz (n° 2core, n° 2 L2 da servire). Se la stessa L3 a 4GHz ha da servire 4 core, il ciclo di lavoro avrebbe 4 "tappe", quindi come se fosse 1GHz a L2. Un NB di un esacore avrebbe da servire 6 core e quindi avrebbe bisogno di un clock veramente alto.

Nel test di Ippo, il 720 in rapporto alla frequenza ha un EPC di gran lunga superiore al 940. All'inizio io pensavoa che fosse una miglioria dell'AM3... ma ora che ho il 955 praticamente sono si maggiore al 940, ma sotto al 720.
Io credo che intervenga il discorso "fantascientifico", sicuramente non come l'ho esposto io, ma una qualche condizione si dovrebbe creare... e forse AMD ha modificato alcune cose... in fin dei conti il 6 core è un multiplo del 3 core...

La L3 è unica e condivisa tra i core. E' chiaro che meno core sono in competizione, meno è lunga la coda e meglio serve i core. Senza poi considerare che diminuendo i core, ma lasciando la cache L3 a 6MB, aumenta la cache per core...

[bjt2]

Originariamente inviato da capitan_crasy

E' ufficiale:
Le CPU core Opteron sono basati sullo step D0!



Resta da capire se tale step utilizza le tecnologie "Metal gate" e/o "High k dielectric".

E' una slide ufficiale AMD? No perchè il cambio di step è dovuto probabilmente all'HT assist e al clock HT indipendente dal NB, perchè anche qui si vede NB a 2,2GHz e HT a 2,4GHz... Forse ora il limite sarà di cloc NB almeno la metà dell'HT e già così si potrà arrivare a 3,2GHz di HT...
Ora leggo il documento AMD ma già vedo una cosa che non mi piace: il supporto al single plane è stato eliminato: funzionerà solo su schede AM2+/AM3+...

Per quanto riguarda ulk hkmg... Credo che bisognerà aspettare i 32nm. Daltronde i consumi sono allineati a quanto avevamo previsto e per arrivare il più presto possibile sul mercato non ci si poteva arrischiare con un nuovo processo...

[bjt2]

Originariamente inviato da greeneye

E' uscita anche la nuova versione della guida alla realizzazione dei bios: http://support.amd.com/us/Processor_...28_5-28-09.pdf

Aspettando che bjt2 la studi ho notato un paio di cose interessanti:

Guardando le cose più interessanti di queste tabelle:

Questo step supporta:

- Le DDR3 perchè non è specificato altrimenti.
- Le DDR3 registered (la versione server delle DDR3).
- ECC per DRAM x8.
- Power e termal management della RAM.
- DDR3 a 1,35V
- HT Link equalization e unganging.
- Probe filter (l'HT assist).
- Gestione remota dei P-states senza entrare nel BIOS tramite SMBUS.
- P-state del NB.
- Rimosso il supporto single plane.
- Pianificano per il futuro un terzo piano di alimentazione.
- IOMMU: è il supporto per la virtualizzazione hardware dei dispositivi.

Ora mi leggo con calma il documento e vedo se c'è altro di interessante...


-

[bjt2]

Originariamente inviato da paolo.oliva2

2.4.2.4 P-state Bandwidth Requirements
• The frequency relationship of (core COF / NB COF) <= 2 must be maintained for all supported P-state combinations.
E.g., a core P0 COF of 2.4 GHz could not be combined with a NB P0 COF of 1.0 GHz; the NB P0
COF would have to be 1.2 GHz or greater; if the NB P0 COF is 1.2 GHz, then the NB P1 COF of 0.6 GHz
may only be supported if the corresponding core P-state specify a COF of 1.2 GHz or less.
• All core P-states are required to be defined such that (NB COF/core COF) <= 32, for all NB/core P-state
combinations. E.g., if the NB COF is 4.8 GHz then the core COF must be no less than 150 MHz.
• All core P-states must be defined such that:
• CPU COF >= 400Mhz.
31116 Rev 3.28 - May 28, 2009 AMD Family 10h Processor BKDG
47
• NB COF >= 2 * MEMCLK frequency. E.g., for DDR1333 support, NB COF must be 1.4 Ghz or higher.
(MEMCLK would be 667 MHz).Note if NB P-states are enabled, an NB P-state 0 of 2.8 GHz or higher is
required to provide an NB P-state 1 of 1.4 GHz.
• NB COF >= 600MHz.
• See 2.7.4 [Link Bandwidth Requirements] for NB COF and link bandwidth requirements.

Questo ha un senso con i prb del C&Q e/o overclock NB del Phenom II X4 e relativi Pstate?

Dice, tra le altre cose, che un core non può avere frequenza pari a oltre il doppio del NB. Quindi se overclocchi i core oltre 4GHz (3,6GHz per il 940) devi occare anche il NB...
Poi il clock NB deve essere pari almeno al doppio del clock RAM (ma il clock non DDR)...

[capitan_crasy]

Originariamente inviato da bjt2

E' una slide ufficiale AMD? No perchè il cambio di step è dovuto probabilmente all'HT assist e al clock HT indipendente dal NB, perchè anche qui si vede NB a 2,2GHz e HT a 2,4GHz... Forse ora il limite sarà di cloc NB almeno la metà dell'HT e già così si potrà arrivare a 3,2GHz di HT...
Ora leggo il documento AMD ma già vedo una cosa che non mi piace: il supporto al single plane è stato eliminato: funzionerà solo su schede AM2+/AM3+...

SI, è ufficiale AMD...
Clicca qui...

Per quanto riguarda ulk hkmg... Credo che bisognerà aspettare i 32nm. Daltronde i consumi sono allineati a quanto avevamo previsto e per arrivare il più presto possibile sul mercato non ci si poteva arrischiare con un nuovo processo...

Lo credo anch'io, ma sai un 6core @ 2.60Ghz con TDP 95W può lasciare qualche piccola speranza...

[OEidolon]

scusate una piccola domanda...ma, se non ho capto male, se overclocko la cpu, il C&Q adesso funziona in ogni caso?
perchè col 6400+ se clocko il C&Q va a farsi benedire e mi sta sempre a manetta...

[bjt2]

Cose interessanti dello step D:

- Esistono gli step DA-C e lo step D. I primi sono precedenti temporalmente. Forse si tratta della versione desktop? O Quad core?

- Modifiche per gli step DA-C:

- NB P-states. Sono solo 2 e lo stato basso è esattamente la metà dello stato alto. L'unico controllo da parte del BIOS è l'abilitazione. Entra in funzione se è abilitato e se tutti i cores sono in uno stato che specifica NBdid=1.
- P-State massimo controllato termicamente. Sia software che hardware. Questo esisteva già nelle vecchie revisioni (ed è per questo che su sovratemperature il clock scende a 800MHz), ma ora è stato aggiunto il controllo tramite SMBus.
- Gli step DA-C supportano lo spegnimento del DLL se la RAM è in self refresh (stato S3, ossia stand by). E' per il risparmio energetico.
- Leggendo la parte del controller RAM ho trovato queste considerazioni, valide per tutti gli step: il burst di 4 parole non può essere attivato in modalità ganged, perchè è implicito nella modalità stessa, per le DDR3 il bit che setta 4/8 parole è indefinito, ossia il burst length è dato dalla modalità ganged/unganged, per leggere 64 bytes alla volta.
- Gli step DA-C supportano lo spegnimento selettivo dei clock delle linee RAM. Se le DIMM non sono ECC si può spegnere da subito il relativo clock. Dovrebbe consentire un leggero risparmio energetico.
- Da questi step è possibile specificare quanti clock aspettare che si stabilizzi il PLL dopo un cambio di frequenza.
- Questi step supportano il divisore NB di 128 (per il risparmio energetico), ma solo se l'HT sta in modalità 3.x. Maggior risparmio energetico.
- Fino alla revisione C inclusa, i bit di disabilitazione cores erano 4. Per la DA-C (e D) sono 6. Questo fa supporre che anche le revisioni DA-C siano esacore. Versione Desktop?
- Per le revisioni DA-C e D è possibile usare i valori di impedenza di terminazione on DIE per la RAM della DDR2 per la DDR3 e viceversa. Consente di avere più scelta.

- Modifiche per la revisione D:
- Il clock HT può essere fino al doppio dell'NB se l'error retry è abilitato. Può essere abilitato solo sui link HT 3.x. Deve essere abilitato sui link 3.x coerenti. Supporta fino a 32 pacchetti in sospeso.
- Aggiunti dei bit per specificare se la CPU supporta frequenze di HT di 2,8 3.0 e 3.2GHz.
- Aumentati il numero totale di cores supportati in un sistema da 32 a 48.
- Aggiunti altri 2 bit per i 2 core in più.
- Aggiunti 8 bit di sola lettura per sapere se i 4 link o 8 sublink (se divisi in due) sono connessi a dispositivi interni o esterni.
- Supporto all'aggregazione di link HT coerenti per aumentare la banda: in sistemi a 2 socket possono essere aggregati fino a tre link HT coerenti (ovviamente servono Opteron serie 8) e in sistemi a 4 socket fino a 2 link possono essere aggregati.
- La revisione D supporta DIMM DDR3 a 667 MHz (ma esistono???).
- La revisione D supporta il thermal throttling dei comandi alla RAM. Se il thermal throttling è abilitato e le DIMM sono in sovratemperatura, oppure si da il comando di termal throttling manuale, i comandi alla RAM sono rallentati del valore specificato (in %). Se la percentuale è 0 le DIMM vanno in power down, non consigliato perchè il sistema può andare in timeout.
- Aggiunti due bit separati per i due canali per sapere se le DIMM sono in sovratemperatura.
- Segue una dettagliata descrizione del write bursting e del prefetcher con tanto di algoritmi e specifica i setting ottimali per ogni step. Lo step D può fare il prefetching di fino a 5 linee di caches. Gli step precedenti fino a 3. In ogni caso l'algortimo di prefetching è adattativo, nel senso che determina dinamicamente, in base a regole dettagliate nel documento, quante linee e quanto avanti leggere.
- I parametri del prefetcher sono tantissimi (da cui deriva che il supporto del BIOS deve essere buono) e per lo step D sono stati aggiunti altri parametri. QUINDI IL PREFETCHER DELLO STEP D E' MIGLIORE. Alcuni tra i parametri aggiunti, sono le soglie per leggere fino a 4 e fino 5 cache lines, una soglia per dire di rallentare il prefetching se ci sono troppe richieste normali in attesa, la disabilitazione e configurazione del prefetcher speculativo della L3
- Aggiunte combinazioni 5 e 6 core tra i core supportati.
- Aggiunti registri per sapere che errori ECC si sono verificati.
- Modifiche al numero di buffer L3 disponibili quando ci sono 5 o 6 core attivi.
- Aggiunti i registri per abilitare e configurare il probe filter (HT assist) e configurare l'interrupt nel caso di errore.
- E' sparito il registro che indica se la CPU supprota il single plane. Questo perchè lo step D è supportato SOLO in sistemi dual plane. Niente AM2 se uscisse una versione desktop e solo versione 1207+ nel caso server.
- Supporto del decision feedback equalizer e deenfasi sui link HT. Suppongo che siano per il supporto HT 3.1 o comunque per una migliore stabità ad alta frequenza. Sono supportati valori diversi sulle singole linee.
- Aggiunto contatore errori link HT.
- Aggiunti altri due valori al ThrottleNBInterface, per 5 e 6 core attivi: i core usano il NB a turno, anche se non gli serve. Più core attivi ci sono, più ogni core deve aspettare. Un numero di clock pari al numero di core meno 1.
- Cambiati valori e diminuita tolleranza della resistenza on die termination per la DDR2. Aggiunto anche un ulteriore valore.
- Spegnimento del DLL se la RAM è in self refresh (stato S3, ossia stand by). E' per il risparmio energetico.
- è possibile usare i valori di impedenza di terminazione on DIE per la RAM della DDR2 per la DDR3 e viceversa. Consente di avere più scelta.
- Aggiunti dei registri read-only che contengono informazioni sul consumo stimato combinato di un core+il consumo del NB/numero di core per ogni P-state. Moltiplicare per il numero di core per ottenere il consumo totale.
- Aggiunte minori per segnalazione errore.
- Modifiche al registro che contiene la temperatura CPU.
- Aggiunta la possibilità di leggere fino a 4 registri SBI con una sola istruzione. Aggiunto un secondo spazio separato SBI per altre comunicazioni.
- Aggiunta registro per leggere le L3 hit statistics divise per core.
- Supporto del pause intercept filter (???).
- Le NB P-state transition sono supportate solo nello step DA-C.
- Modificate le statistiche per supportare 6 core o tutti i core.


In definitiva lo step D introduce:

- 6 core.
- Probe filter.
- Prefetcher migliorato e più configurabile.
- Supporto per HT 3.1.

Direi che è una buona cosa...