chip R600

[[Kendall]]

Originariamente inviato da yossarian

(bisogna leggere tra le righe )

Ma guarda che io ci ho provato a leggere tra le righe di quel posto, ma non ci ho trovato proprio niente sai? Solo una serie di pixel bianchi...

[yossarian]

Originariamente inviato da [Kendall]

Ma guarda che io ci ho provato a leggere tra le righe di quel posto, ma non ci ho trovato proprio niente sai? Solo una serie di pixel bianchi...

la risposta giusta è dentro di te; me è..............sbagliata

[Zodd_Il_nosferatu]

Originariamente inviato da yossarian

la risposta giusta è dentro di te; me è..............sbagliata

l'MButo degli MButi! chi ha usato il primo MButo per travasare l'aqua?

SU REDUCASCIONAL SCIANNEL!

[darkfear]

Originariamente inviato da Zodd_Il_nosferatu

l'MButo degli MButi! chi ha usato il primo MButo per travasare l'aqua?

SU REDUCASCIONAL SCIANNEL!

LOLLISSIMO!!!....GAIA IL PIANETA CHE èVIVVA!!!

[Foglia Morta]

Originariamente inviato da yossarian

un chip wgf2.0, ovviamente

E' verosimile che proporrà all'inizio un chip a shader unificati solo dal punto di vista logico, per passare, nel successivo step, all'unificazione fisica. Questo perchè, al momento, sono convinti che unità dedicate siano più veloci rispetto a unità "generiche". In realtà la convinzione è solo in parte corretta. Un'unità dedicata esegue lo specifico task per cui è stata progettata, più velocemente di una generica (solo per il fatto che quella generica deve essere, di volta in volta, "predisposta" a quel particolare tipo di operazione). Però, dall'altra parte, c'è il vantaggio che con unità "generiche" si ripartiscono meglio i carichi di lavoro, quindi l'efficienza del chip, intesa come tempo di occupazione medio delle unità di calcolo, aumenta. Inoltre, il ricorso a unità in grado di eseguire calcoli diversi, permette di ridurre la ridondanza di circuiti dedicati a operazioni comuni ai due tipi di shader e di utilizzare quello spazio in più per inserire, all'interno del chip, buffer di dimensioni maggiori e un più alto numero di registri (con notevole vantaggio per la velocità di calcolo).

se ti aspetti specifiche, tipo 32 pixel, pipeline, 12 vsu, 24 rop's, 700 Mhz di frequenza, ecc, purtroppo devo deluderti.

Thx

se posso abusare del tuo sapere ...
quali sono le fasi per la progettazione di una gpu ?

[Maury]

Originariamente inviato da Foglia Morta

Thx

se posso abusare del tuo sapere ...
quali sono le fasi per la progettazione di una gpu ?

tanto buon vino ed una tavolata di pazzoidi

[cangia]

Originariamente inviato da Maury

tanto buon vino ed una tavolata di pazzoidi

.. e tanti cibi UNTI , giusto per restare sempre in tema

[yossarian]

Originariamente inviato da Foglia Morta

Thx

se posso abusare del tuo sapere ...
quali sono le fasi per la progettazione di una gpu ?

solitamente si parte dagli elementi base che la costituiscono (ovvero le unità di calcolo che, nel corso degli anni, hanno subito modifiche di poco conto); quindi si vaglia, in base alla versione delle API a cui si fa riferimento (che condiziona la scelta di molte cose, come ad esempio, la logica di funzionamento e il numero e il posizionamento dei registri interni, quali e quante unità allocare, sulla base del processo produttivo, all'interno del chip.
Grosso modo, lo schema a blocchi è abbastanza semplice: si ha un compilatore, una vertex pipeline, una pixel pipeline, e le rop's. Le scelte sono, in genere, dettate dalla logica delle masisme prestazioni senza, possibilmenmte, far scadere in maniera sensibile la qualità; quindi se c'è da limare qualcosa nel numero di transistor, piuttosto che eliminare qualche unità di calcolo si preferisce dimunire i transistor in altri ambiti (AF, così si hanno le ottimizzazioni in base all'angolo, LoD, come in r3x0) e si cerca di ridurre il più possibile la dimensione dei registri necessari (ad esempio per il MSAA si ha un circuito dedicato, il che permette di aumentare la velocità di calcolo, però questo circuito lavora solo a i8).
Una volta fatto lo schema blocchi, si procede, blocco per blocco, a disegnare i singoli circiti interni (tutti abbastanza standardizzati e spesso ripetitivi: ad esempio, all'interno di fpu, che siano ps o vs, ci sono molti elementi comuni) e a progettare le interconnessioni tra circuiti e il modo migliore per ottimizzare lo spazio all'interno del chip: questa, a meno che non si stia progettando qualcosa di completamente nuovo, è la parte che richiede più tempo, perchè obbliga a concentrarsi siul modo migliore per sfruttare elementi circuitali che potrebbero essere comuni a più unità di calcolo (un esempio è la fpu principale di Nv3x, NV4x e G70) e, sulla base del processo produttivo adottato, cercare di implementare il maggior numero di transistor, senza incorrere in problemi di interferenze o di leakage.
Quindi, una volta finita la fase progettuale, si utilizano programmi di simulazione per vedere se, effettivamente, il chip funziona come dovrebbe.
Se tutto va come dovrebbe, si procede al tapeout che è la fase in cui si verifica sul campo se tutto è andato a buon fine. Solitamente, a meno di qualche strano tipo di bug (tipo quello di R5x0), la fase della simulazione dovrebbe servire a escludere anche l'eventuale insorgere di qualsivoglia problema, quindi il tapeout serve solo a verificare la bontà del processo produttivo scelto in relazione a quella particolare architettura.

Questo detto tutto molto a grandi linee (ed è pure probabile che mi sia sfuggito qualcosa; per fortuna a progettare un chip non è mai solo una persona )

[seby83]

Eccovi il link http://www.megagames.com/news/html/h...revealed.shtml

arriverà verso novembre/dicembre del 2006

[Foglia Morta]

Originariamente inviato da yossarian

solitamente si parte dagli elementi base che la costituiscono (ovvero le unità di calcolo che, nel corso degli anni, hanno subito modifiche di poco conto); quindi si vaglia, in base alla versione delle API a cui si fa riferimento (che condiziona la scelta di molte cose, come ad esempio, la logica di funzionamento e il numero e il posizionamento dei registri interni, quali e quante unità allocare, sulla base del processo produttivo, all'interno del chip.
Grosso modo, lo schema a blocchi è abbastanza semplice: si ha un compilatore, una vertex pipeline, una pixel pipeline, e le rop's. Le scelte sono, in genere, dettate dalla logica delle masisme prestazioni senza, possibilmenmte, far scadere in maniera sensibile la qualità; quindi se c'è da limare qualcosa nel numero di transistor, piuttosto che eliminare qualche unità di calcolo si preferisce dimunire i transistor in altri ambiti (AF, così si hanno le ottimizzazioni in base all'angolo, LoD, come in r3x0) e si cerca di ridurre il più possibile la dimensione dei registri necessari (ad esempio per il MSAA si ha un circuito dedicato, il che permette di aumentare la velocità di calcolo, però questo circuito lavora solo a i8).
Una volta fatto lo schema blocchi, si procede, blocco per blocco, a disegnare i singoli circiti interni (tutti abbastanza standardizzati e spesso ripetitivi: ad esempio, all'interno di fpu, che siano ps o vs, ci sono molti elementi comuni) e a progettare le interconnessioni tra circuiti e il modo migliore per ottimizzare lo spazio all'interno del chip: questa, a meno che non si stia progettando qualcosa di completamente nuovo, è la parte che richiede più tempo, perchè obbliga a concentrarsi siul modo migliore per sfruttare elementi circuitali che potrebbero essere comuni a più unità di calcolo (un esempio è la fpu principale di Nv3x, NV4x e G70) e, sulla base del processo produttivo adottato, cercare di implementare il maggior numero di transistor, senza incorrere in problemi di interferenze o di leakage.
Quindi, una volta finita la fase progettuale, si utilizano programmi di simulazione per vedere se, effettivamente, il chip funziona come dovrebbe.
Se tutto va come dovrebbe, si procede al tapeout che è la fase in cui si verifica sul campo se tutto è andato a buon fine. Solitamente, a meno di qualche strano tipo di bug (tipo quello di R5x0), la fase della simulazione dovrebbe servire a escludere anche l'eventuale insorgere di qualsivoglia problema, quindi il tapeout serve solo a verificare la bontà del processo produttivo scelto in relazione a quella particolare architettura.

Questo detto tutto molto a grandi linee (ed è pure probabile che mi sia sfuggito qualcosa; per fortuna a progettare un chip non è mai solo una persona )

Thx
abuso per l'ultima volta ....
Come fanno a fare una stima ( se la fanno , ma immagino di si ) delle frequenze di funzionamento possibili ( e più in generale dei limiti naturali/fisici a cui dovrà sottostare il chip)? Fa parte della simulazione ?

[yossarian]

Originariamente inviato da Foglia Morta

Thx
abuso per l'ultima volta ....
Come fanno a fare una stima ( se la fanno , ma immagino di si ) delle frequenze di funzionamento possibili ( e più in generale dei limiti naturali/fisici a cui dovrà sottostare il chip)? Fa parte della simulazione ?

si; si fa tutto in fase di simulazione; in teoria si può anche prevedere da quale frequenze in poi si possono cominciare a manifestare determinati problemi: ovviamente per ciò che può essere prevedibile

[MIKIXT]

hey ho trovato le caratteristiche del nuovo r600...

Directx 3.0
Cpu 25Mhz
350nm production process
4Mb SIMM EDO
32bit bus
pci connection
vga out

secondo me l'hanno sparata grossa...

[seby83]

Originariamente inviato da seby83

Eccovi il link http://www.megagames.com/news/html/h...revealed.shtml

arriverà verso novembre/dicembre del 2006

secondo me è sbagliato dire che una ddr4 è a 1.8ghz, se a 1.8ghz ci sono le memoria di ora