[Thread Ufficiale] CPU Zen 14/12/7nm: AMD Ryzen!

[paolo.oliva2]

Originariamente inviato da Veradun

A livello architetturale a questo punto mancano pochi dettagli (dettagli importanti), da sviscerare, anche in ottica AM4:

- 4c per CCX o 8c per CCX?
- c'è una qualche "cache" dentro l'IO-chip?
- su AM4 useranno gli stessi chiplet?
-- se lo faranno ovviamente ci sarà un IO-chip diverso, visto che servirebbero due canali invece di otto e al massimo due IF-link, con la possibilità di arrivare a 16c, non necessariamente alla prima iterazione di prodotti.
-- se faranno alla vecchia maniera si fermeranno a 8c
- le APU? Più core? Sempre 7nm o passeranno da un refresh a 12nm?

Threadripper ha bisogno di 4 canali, ma non ha molto senso rifare un IO-chip solo per questi, quindi verranno fuori dal semplice binning degli EPYC in ogni caso.

Io non ho la tua competenza tecnica.... ma io ho l'impressione che non sia un progetto per Epyc, un progetto per TR4 ed uno per AM4... ma un qualche cosa modulare che a seconda della piattaforma, avrà 8 "pezzi", 4 "pezzi" o 1 "pezzo".

Niente di strabigliante se AMD "riciclasse" pure quei chip fallati a seconda di dove si potrebbero utilizzare quello che funzia.

P.S.
Quel chip è veramente enorme... perchè ok che è fatto a 14nm (mi sembra di aver capito) mentre i die con i CCX sono a 7nm, ma quel chip è 4 volte un die 8 core, e se un die 8 core Zen aveva già la bellezza di >5 miliardi di trannsistor, quel "coso" almeno ne avrà 10 miliardi di transistor... che ci sia una cache mi sembra ovvio.

[smoicol]

Mi chiedevo, ma il dissipatore amd come si comporta con pbo attivo? Quale dei tre consigliate?
Purtroppo le misure del dissipatore sono di 113mm non oltre

[kaos.]

Originariamente inviato da kaos.

Ho rifatto il test:
http://www.imagebam.com/image/a7eca91025138304

La cosa strana è che per due volte ha avuto dei picchi di 72 gradi circa dove la cpu consumava 135W anche se andava meno (frequenze più basse di un centinaio di MHZ su tutti i core)... dopo una ventina di minuti si è assestato come da immagine... a mezz'ora ho stoppato.

Scusate, c'è qualcuno che sa spiegarmi il perché di questo comportamento?

Fasi di maggior assorbimento a fronte di clock inferiori rispetto a fasi di minore assorbimento con clock superiori... non è un controsenso?

[FroZen]

Originariamente inviato da smoicol

Mi chiedevo, ma il dissipatore amd come si comporta con pbo attivo? Quale dei tre consigliate?
Purtroppo le misure del dissipatore sono di 113mm non oltre

è un boost alla nvidia pascal, se le temp non ce la fanno, scala verso il basso..... 2700X parte da 105w tdp, non ricordo a quanto vengono dati i dissi oem abbinati agli R7..... pbo = uscire fuori specifica tdp

Valuta anche i classici noctua 120 ripiegati sul socket

[smoicol]

Originariamente inviato da FroZen

è un boost alla nvidia pascal, se le temp non ce la fanno, scala verso il basso..... 2700X parte da 105w tdp, non ricordo a quanto vengono dati i dissi oem abbinati agli R7..... pbo = uscire fuori specifica tdp

Valuta anche i classici noctua 120 ripiegati sul socket

Sì sto cercando qualcosa di buono

[macchiaiolo]

Originariamente inviato da paolo.oliva2

Io non ho la tua competenza tecnica.... ma io ho l'impressione che non sia un progetto per Epyc, un progetto per TR4 ed uno per AM4... ma un qualche cosa modulare che a seconda della piattaforma, avrà 8 "pezzi", 4 "pezzi" o 1 "pezzo".

Niente di strabigliante se AMD "riciclasse" pure quei chip fallati a seconda di dove si potrebbero utilizzare quello che funzia.

P.S.
Quel chip è veramente enorme... perchè ok che è fatto a 14nm (mi sembra di aver capito) mentre i die con i CCX sono a 7nm, ma quel chip è 4 volte un die 8 core, e se un die 8 core Zen aveva già la bellezza di >5 miliardi di trannsistor, quel "coso" almeno ne avrà 10 miliardi di transistor... che ci sia una cache mi sembra ovvio.

Secondo me quei chiplet hanno anche i controlli I/O solo che probabilmente saranno disabilitati nel multi cpu a favore dell'unità centrale (mia ipotesi) anche perché creare die differenti tra consumer e server porterebbe un aumento dei costi inevitabile che è il punto di forza di amd

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[FroZen]

-- spostato in thread ufficiale oc ryzen

[paolo.oliva2]

Originariamente inviato da Veradun

Essendo enorme io credo che avrebbero dei problemi a riciclarlo nel socket AM4. Nei TR sicuro al 99.9% riciclano quello, non ha senso progettarne uno a parte per un prodotto a così bassi volumi.

L'unica cosa riciclabile ovunque è il chiplet, però per farlo devono scegliere quella strada anche nel desktop, e non so se convenga (ma lo scopriremo presto). La flessibilità è che si potrebbe usare dall'APU e EPYC, ma è già ovvio che per motivi di consumo non potresti mai fare questa operazione con le APU, quindi al massimo (se hanno problemi di capacità) quelle le spostano su 12nm per guadagnare qualcosa in perf/w e i 7nm li usano solo da Ryzen in su.

C'è pure la possibilità di fare solo APU, ovviamente SoC, facendole 8c/16t a 7nm e 4c/8t a 12nm. Vedremo.

Magari dico una stronzata... (al 98%)... però la dico (mi assumo le responsabilità).

Il chiplet... ha tutto l'I/O e l'IF per l'interconnessione tra die.

Per la sua mastodontica grandezza, si ipotizza abbia una L4.

Leggendo un po' l'articolo di Corsini, si parla esplicitamente di un prodotto APU server, cioè con molti core e l'IGPU che possa risolvere pure determinate istruzioni.

Supponiamo ora che quel chiplet non abbia una cache L4 tradizionale, ma una L4 tipo buffer con memorie HBM2.

Non sono un esperto... però se fai un chip di 400mm2 (sparo) trovo un po' assurdo farlo a 14nm anzichè a 7nm... però se in realtà la grandezza sia dovuta a memorie HBM, il tutto trova un attimo un senso, magari è stato scelto di farlo a 14nm per aumentare la dissipazione e/o ovviare problemi con HBM su un processo non maturo.

E qui mo dico quello che potrebbe essere una grandissima stronzata.

I CCX Zen2 hanno le loro migliorie e sono da 4 core, L1, L2 e L3.

Il Chiplet ha all'interno tutto l'I/O che interagisce con il PCI 4.0, un numero di MC che può essere di 8, e la memoria HBM2.

Vantaggio nel server:
Facciamo un confronto. Con Zen 2, il CCX 2 del 1° die, se non trovava il dato nella sua L3, si collegava all'IF per cercare il dato nelle L3 degli altri CCX, con la condizione più negativa che se il dato era nel 2° CCX del 2° die, c'erano 4 stalli.
Ipotizzando una L4 unificata che contiene i dati di tutte le L3, il travaglio si dimezzerebbe, perchè se il CCX non ha il dato nella L3, lo troverebbe immediatamente nella L4.

Per il discorso server APU, una L4 HBM server per gestire l'iGPU.

Ma lo stesso discorso lo si troverebbe negli APU mobile/desktop, perchè al momento questi hanno 1 CCX che si collega all'iGPU, ma siamo a 4 core, e per un 5/8 core?

Soluzioni? O fai un CCX esplicito APU con 8 core, o semplicemente copi l'approccio server, cioè n CCX, 1 Chiplet con n MC e la memoria HBM2 indispensabile.

Il discorso AM4... ovviamente l'AM4 supporta 1 MC ed il dual channel.... quindi il chiplet sembrerebbe inutile, però bisognerebbe anche valutare se può incidere sull'IPC, perchè avere una L4 nel chiplet, supporrei che si potrebbe montare della tranquilla DDR4 2800 e nel contempo avere banda come se ci fosse della DDR3 4000.
Oltre a ciò... credo che sarebbe l'unico modo per poter reggere >8 core su un MC dual channel.

L'ho sparata grrossa?

[ZanteGE]

Originariamente inviato da kaos.

Scusate, c'è qualcuno che sa spiegarmi il perché di questo comportamento?

Fasi di maggior assorbimento a fronte di clock inferiori rispetto a fasi di minore assorbimento con clock superiori... non è un controsenso?

Sorry ! Mi ero perso la tua risposta

In parte è dovuto alle misure, e alla loro sequenza, per forza d cose i dati sono letti in sequenza e con una certa frequenza (puoi importare il polling da HWiNFO, ma neo di un tot, si pianta, nel mio caso, uso 500ms, cioè 2 letture al secondo).
Il resto potrebbe essere dovuto alla dinamicità con cui il Ryzen varia tensione e frequenze, in base ad attività e temperatura se per un istante imposta una tensione molto alta e non ha ancora alzato la frequenza ... ma dubito ci si possa mettere in condizioni di misurarlo

Per il resto, posso confermarti che il comportamento in temperatura è quello che mi aspettavo, sulla base delle mie prove con il 2600X, se usi boost e xfr, si adatta al contorno e punta a salire di temp, per qualche secondo, o per qualche minuto secondo le condizioni.

Personalmente mi sono fatto quella idea, solo non so se rispetto ad esempio al TR, la "sfortuna" se così la possiamo chiamare, è che probabilmente ha una superficie relativamente piccola attraverso la quale trasmettere il calore che riesce a generare durante quei picchi. Stiamo però chiamando sfortuna, quella di avere una cpu che ti da tutto quello che può sulla base di quello che le metti intorno

Originariamente inviato da smoicol

Sì sto cercando qualcosa di buono

Originariamente inviato da Veradun

[...]

NH-D9L o NH-C14S in base al genere che preferisci. Scendendo di dimensione le scelte di qualità aumentano (ovviamente con prestazioni inferiori) ma in questo territorio di mezzo (~110mm) non c'è molta scelta.

Altrimenti rinunci definitivamente alle massime prestazioni, prendi il 2700 e ci metti sopra un nofan

Esatto, tra quelli così bassi, il C14S potrebbe essere quello che dissipa di più, MB, Ram e vrm compresi, e in un case piccolino potrebbe essere una cosa da pensare.

Appro.. bello il NoFan

E l'idea del 2700 non è da scartare, o al limite un 1700X, in attesa tra un annetto di vedere come si comportano davvero gli Zen2.

[Pezzo]

Originariamente inviato da Veradun

A livello architetturale a questo punto mancano pochi dettagli (dettagli importanti), da sviscerare, anche in ottica AM4:

- 4c per CCX o 8c per CCX?
- c'è una qualche "cache" dentro l'IO-chip?
- su AM4 useranno gli stessi chiplet?
-- se lo faranno ovviamente ci sarà un IO-chip diverso, visto che servirebbero due canali invece di otto e al massimo due IF-link, con la possibilità di arrivare a 16c, non necessariamente alla prima iterazione di prodotti.
-- se faranno alla vecchia maniera si fermeranno a 8c
- le APU? Più core? Sempre 7nm o passeranno da un refresh a 12nm?

Threadripper ha bisogno di 4 canali, ma non ha molto senso rifare un IO-chip solo per questi, quindi verranno fuori dal semplice binning degli EPYC in ogni caso.

dal forum di SA https://semiaccurate.com/forums/show...l=1#post304585

it looks like this is best used if there is just one directory controller and the described buffer essentially is some form of L4 cache

[paolo.oliva2]

Originariamente inviato da Veradun

Siamo tutti a rischio

Essendo un chippettone, l'unica cosa sicura è che NON è HBM, potrebbe essere edram? Boh. Per l'APU server non credo sia un prodotto destinato ad oggi ad un qualche successo.

A braccio è anche qualcosa in più di 400mmq, fra i 425 ed i 450, lo fanno a 14nm per una serie di motivi:
- i controller scalano male in dimensione con lo shrink
- riducono la pressione sulla fonderia sul processo più avanzato aumentando di fatto la capacità produttiva
- lo pagano il giusto visto che è un processo ormai consolidatissimo per AMD
- mantengono volumi su GF
- è un oggetto low power, il 14nm è un processo low power, quindi è comunque il suo habitat naturale

Questo è il motivo per cui sostengo da un bel po' che passeranno a CCX da 8c. Che succeda ora o meno però non si sa. Certo il fatto che non abbiano mostrato nemmeno alla veloce il layout del chiplet mi fa pensare che non vogliano scoprire le carte...

Come dicevo sulle APU secondo me l'approccio monolitico è inevitabile, perché le devi mettere anche nel mobile, e i limiti energetici sono MOOOOOLTO più stringenti e ogni mW risparmiato sono soldi in più che si possono chiedere

Il discorso chiplet su AM4 non credo siamo nelle condizioni di affrontarlo, perché tantissimo dipende dall'economicità del progetto. E' possibile costi più che fare il normale SoC. E io sono un sostenitore dello split dei progetti server e desktop, e per quanto il sistema dei chiplet aggiri quel problema di cui ho scritto spesso, a noi mancano i numeri per poter capire se ha senso economicamente parlando.

Grazie per aver comentato le mie allucinazioni

Comunque mi sembra un dato di fatto che il vantaggio enorme dell'architettura Zen, è che operando a blocchi sui core, sulle cache, sull'I/O, scavalca quello che potrebbe essere il limite silicio (esempio un X64 monolitico rispetto a Zen2) e di fatto ne abbatte fortemente i costi.

Il lavoro per Intel è veramente immenso, perchè oltre a creare una nuova architettura, per essere competitiva lato prezzaggio, dovrà anche seguire AMD sul discorso a blocchi... ovviamente non è mio pensiero che Intel non lo potrà fare, ma nutro seri dubbi per la tempistica... perchè in fin dei conti il progetto Zen è durato 4 anni e successivi 2 anni per Zen2, ed 1 anno ulteriore per Zen 3. In totale sono 7 anni. Che Intel abbia una superiore forza produttiva, non lo discuto, ma il problema è che di quei 7 anni, gran parte è dovuto non alla progettazione in sè, ma alla fase di test e di validazione, e questa fase c'è ben poco da ridurre nella tempistica.

[syngian]

Gli 8 MB di cache L3 dei CCX dei Ryzen 1 con processo a 14 nm occupano 16 mm2 di silicio (circa 2 mm2 per 1 MB), quindi se il grosso chip I/O contenesse come detto da alcune fonti 256 MB di cache L4 servirebbero 512 mm2 di silicio solo per la cache L4 Dram, con il chip I/O che ha una superficie stimata di 410-420 mm2.

Le eDram sono però circa 3 volte più dense delle Dram e la superficie di silicio necessaria si ridurrebbe quindi a 170-190 mm2 e l'unica fonderia e processo produttivo al mondo che è in grado di produrre le eDram è il 14 nm della Glofo sviluppato con l'aiuto e i brevetti IBM… in questo modo si avrebbe una possibile quadratura del cerchio e anche spiegazione del perché il chip I/O è prodotto a 14 nm.

[paolo.oliva2]

Originariamente inviato da syngian

Gli 8 MB di cache L3 dei CCX dei Ryzen 1 con processo a 14 nm occupano 16 mm2 di silicio (circa 2 mm2 per 1 MB), quindi se il grosso chip I/O contenesse come detto da alcune fonti 256 MB di cache L4 servirebbero 512 mm2 di silicio solo per la cache L4 Dram, con il chip I/O che ha una superficie stimata di 410-420 mm2.

Le eDram sono però circa 3 volte più dense delle Dram e la superficie di silicio necessaria si ridurrebbe quindi a 170-190 mm2 e l'unica fonderia e processo produttivo al mondo che è in grado di produrre le eDram è il 14 nm della Glofo sviluppato con l'aiuto e i brevetti IBM… in questo modo si avrebbe una possibile quadratura del cerchio e anche spiegazione del perché il chip I/O è prodotto a 14 nm.

Secondo me hai fatto centro.

Certo che da un IF che doveva collegare in un Epyc X32 8 L3 distinte, il passaggio a una IF molto più potente in fatto di banda e dimezzamento del ciclo (cioè L3 --> L4 o viceversa), mi sembra ovvio che avrà un riscontro nella capacità MT di un Rome (che si aggiungerà sicuramente all'aumento di IPC del core).

Se tutto sto po' po' di roba è già in Zen2, cosa ci riserverà Zen3?

[Gyammy85]

Che poi inizialmente nelle vecchie roadmap epyc rome era dato con 48 cores...

[capitan_crasy]

Originariamente inviato da Gyammy85

Che poi inizialmente nelle vecchie roadmap epyc rome era dato con 48 cores...

AMD nella primissima presentazione al computex 2018 di Epyc 7nm non ha mai parlato dei numero di core previsti per queste soluzioni; in pratica i 48 core erano solo un semplice rumors...

[SpongeJohn]

Da ignorante: sono solo io a pensare che con quel design che hanno mostrato le latenze potrebbero anche aumentare (e non di poco in alcuni casi)?
Cosa non molto importante in ambito server, ma a livello desktop (dove é giâ un problema adesso) é un'altra storia.

Sbaglio?

[Gyammy85]

Originariamente inviato da SpongeJohn

Da ignorante: sono solo io a pensare che con quel design che hanno mostrato le latenze potrebbero anche aumentare (e non di poco in alcuni casi)?
Cosa non molto importante in ambito server, ma a livello desktop (dove é giâ un problema adesso) é un'altra storia.

Sbaglio?

Sicuramente su desktop la configurazione sarà diversa, non dovendo metterci 64 cores, ma poi non è detto, magari lo hanno fatto proprio per ridurle

[digieffe]

Originariamente inviato da SpongeJohn

Da ignorante: sono solo io a pensare che con quel design che hanno mostrato le latenze potrebbero anche aumentare (e non di poco in alcuni casi)?
Cosa non molto importante in ambito server, ma a livello desktop (dove é giâ un problema adesso) é un'altra storia.

Sbaglio?

nel video di presentazione parlavano di latenze (direi io medie e massime) ridotte, ovviamente riferite alla 1° gen Epyc

[SpongeJohn]

Originariamente inviato da Gyammy85

Sicuramente su desktop la configurazione sarà diversa, non dovendo metterci 64 cores, ma poi non è detto, magari lo hanno fatto proprio per ridurle

Beh non sappiamo ancora quanto sará diversa la configurazione desktop, molto dipende da come hanno configurato i ccx/chiplets. Come si é fantasticato su mezza internet potrebbero benissimo proporre un chip I/O "ridotto" (meno cache? che poi anche quella della cache é una supposizione) con due soli chiplets.

Sul ridurre le latenze con l'aggiunta di un chip I/O, da gnurantun quale sono: sono scettico.

[Gyammy85]

Originariamente inviato da digieffe

nel video di presentazione parlavano di latenze (direi io medie e massime) ridotte, ovviamente riferite alla 1° gen Epyc

Ecco appunto