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08-11-2018, 12:02 | #33981 | |
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Niente di strabigliante se AMD "riciclasse" pure quei chip fallati a seconda di dove si potrebbero utilizzare quello che funzia. P.S. Quel chip è veramente enorme... perchè ok che è fatto a 14nm (mi sembra di aver capito) mentre i die con i CCX sono a 7nm, ma quel chip è 4 volte un die 8 core, e se un die 8 core Zen aveva già la bellezza di >5 miliardi di trannsistor, quel "coso" almeno ne avrà 10 miliardi di transistor... che ci sia una cache mi sembra ovvio.
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08-11-2018, 12:40 | #33982 |
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Mi chiedevo, ma il dissipatore amd come si comporta con pbo attivo? Quale dei tre consigliate?
Purtroppo le misure del dissipatore sono di 113mm non oltre
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08-11-2018, 13:10 | #33983 | |
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Fasi di maggior assorbimento a fronte di clock inferiori rispetto a fasi di minore assorbimento con clock superiori... non è un controsenso? |
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08-11-2018, 13:18 | #33984 | |
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Valuta anche i classici noctua 120 ripiegati sul socket |
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08-11-2018, 13:24 | #33985 | |
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08-11-2018, 13:32 | #33986 | |
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Inviato dal mio HUAWEI VNS-L31 utilizzando Tapatalk |
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08-11-2018, 13:48 | #33987 |
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-- spostato in thread ufficiale oc ryzen
Ultima modifica di FroZen : 08-11-2018 alle 16:23. |
08-11-2018, 15:42 | #33988 | |
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Il chiplet... ha tutto l'I/O e l'IF per l'interconnessione tra die. Per la sua mastodontica grandezza, si ipotizza abbia una L4. Leggendo un po' l'articolo di Corsini, si parla esplicitamente di un prodotto APU server, cioè con molti core e l'IGPU che possa risolvere pure determinate istruzioni. Supponiamo ora che quel chiplet non abbia una cache L4 tradizionale, ma una L4 tipo buffer con memorie HBM2. Non sono un esperto... però se fai un chip di 400mm2 (sparo) trovo un po' assurdo farlo a 14nm anzichè a 7nm... però se in realtà la grandezza sia dovuta a memorie HBM, il tutto trova un attimo un senso, magari è stato scelto di farlo a 14nm per aumentare la dissipazione e/o ovviare problemi con HBM su un processo non maturo. E qui mo dico quello che potrebbe essere una grandissima stronzata. I CCX Zen2 hanno le loro migliorie e sono da 4 core, L1, L2 e L3. Il Chiplet ha all'interno tutto l'I/O che interagisce con il PCI 4.0, un numero di MC che può essere di 8, e la memoria HBM2. Vantaggio nel server: Facciamo un confronto. Con Zen 2, il CCX 2 del 1° die, se non trovava il dato nella sua L3, si collegava all'IF per cercare il dato nelle L3 degli altri CCX, con la condizione più negativa che se il dato era nel 2° CCX del 2° die, c'erano 4 stalli. Ipotizzando una L4 unificata che contiene i dati di tutte le L3, il travaglio si dimezzerebbe, perchè se il CCX non ha il dato nella L3, lo troverebbe immediatamente nella L4. Per il discorso server APU, una L4 HBM server per gestire l'iGPU. Ma lo stesso discorso lo si troverebbe negli APU mobile/desktop, perchè al momento questi hanno 1 CCX che si collega all'iGPU, ma siamo a 4 core, e per un 5/8 core? Soluzioni? O fai un CCX esplicito APU con 8 core, o semplicemente copi l'approccio server, cioè n CCX, 1 Chiplet con n MC e la memoria HBM2 indispensabile. Il discorso AM4... ovviamente l'AM4 supporta 1 MC ed il dual channel.... quindi il chiplet sembrerebbe inutile, però bisognerebbe anche valutare se può incidere sull'IPC, perchè avere una L4 nel chiplet, supporrei che si potrebbe montare della tranquilla DDR4 2800 e nel contempo avere banda come se ci fosse della DDR3 4000. Oltre a ciò... credo che sarebbe l'unico modo per poter reggere >8 core su un MC dual channel. L'ho sparata grrossa?
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08-11-2018, 16:43 | #33989 | ||
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In parte è dovuto alle misure, e alla loro sequenza, per forza d cose i dati sono letti in sequenza e con una certa frequenza (puoi importare il polling da HWiNFO, ma neo di un tot, si pianta, nel mio caso, uso 500ms, cioè 2 letture al secondo). Il resto potrebbe essere dovuto alla dinamicità con cui il Ryzen varia tensione e frequenze, in base ad attività e temperatura se per un istante imposta una tensione molto alta e non ha ancora alzato la frequenza ... ma dubito ci si possa mettere in condizioni di misurarlo Per il resto, posso confermarti che il comportamento in temperatura è quello che mi aspettavo, sulla base delle mie prove con il 2600X, se usi boost e xfr, si adatta al contorno e punta a salire di temp, per qualche secondo, o per qualche minuto secondo le condizioni. Personalmente mi sono fatto quella idea, solo non so se rispetto ad esempio al TR, la "sfortuna" se così la possiamo chiamare, è che probabilmente ha una superficie relativamente piccola attraverso la quale trasmettere il calore che riesce a generare durante quei picchi. Stiamo però chiamando sfortuna, quella di avere una cpu che ti da tutto quello che può sulla base di quello che le metti intorno Quote:
Appro.. bello il NoFan E l'idea del 2700 non è da scartare, o al limite un 1700X, in attesa tra un annetto di vedere come si comportano davvero gli Zen2.
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08-11-2018, 17:38 | #33990 | ||
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08-11-2018, 18:09 | #33991 | |
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Comunque mi sembra un dato di fatto che il vantaggio enorme dell'architettura Zen, è che operando a blocchi sui core, sulle cache, sull'I/O, scavalca quello che potrebbe essere il limite silicio (esempio un X64 monolitico rispetto a Zen2) e di fatto ne abbatte fortemente i costi. Il lavoro per Intel è veramente immenso, perchè oltre a creare una nuova architettura, per essere competitiva lato prezzaggio, dovrà anche seguire AMD sul discorso a blocchi... ovviamente non è mio pensiero che Intel non lo potrà fare, ma nutro seri dubbi per la tempistica... perchè in fin dei conti il progetto Zen è durato 4 anni e successivi 2 anni per Zen2, ed 1 anno ulteriore per Zen 3. In totale sono 7 anni. Che Intel abbia una superiore forza produttiva, non lo discuto, ma il problema è che di quei 7 anni, gran parte è dovuto non alla progettazione in sè, ma alla fase di test e di validazione, e questa fase c'è ben poco da ridurre nella tempistica.
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08-11-2018, 19:43 | #33992 |
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Gli 8 MB di cache L3 dei CCX dei Ryzen 1 con processo a 14 nm occupano 16 mm2 di silicio (circa 2 mm2 per 1 MB), quindi se il grosso chip I/O contenesse come detto da alcune fonti 256 MB di cache L4 servirebbero 512 mm2 di silicio solo per la cache L4 Dram, con il chip I/O che ha una superficie stimata di 410-420 mm2.
Le eDram sono però circa 3 volte più dense delle Dram e la superficie di silicio necessaria si ridurrebbe quindi a 170-190 mm2 e l'unica fonderia e processo produttivo al mondo che è in grado di produrre le eDram è il 14 nm della Glofo sviluppato con l'aiuto e i brevetti IBM… in questo modo si avrebbe una possibile quadratura del cerchio e anche spiegazione del perché il chip I/O è prodotto a 14 nm. Ultima modifica di syngian : 08-11-2018 alle 19:48. |
08-11-2018, 21:33 | #33993 | |
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Certo che da un IF che doveva collegare in un Epyc X32 8 L3 distinte, il passaggio a una IF molto più potente in fatto di banda e dimezzamento del ciclo (cioè L3 --> L4 o viceversa), mi sembra ovvio che avrà un riscontro nella capacità MT di un Rome (che si aggiungerà sicuramente all'aumento di IPC del core). Se tutto sto po' po' di roba è già in Zen2, cosa ci riserverà Zen3?
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08-11-2018, 22:11 | #33994 |
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Che poi inizialmente nelle vecchie roadmap epyc rome era dato con 48 cores...
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08-11-2018, 23:15 | #33995 |
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AMD nella primissima presentazione al computex 2018 di Epyc 7nm non ha mai parlato dei numero di core previsti per queste soluzioni; in pratica i 48 core erano solo un semplice rumors...
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09-11-2018, 08:17 | #33996 |
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Da ignorante: sono solo io a pensare che con quel design che hanno mostrato le latenze potrebbero anche aumentare (e non di poco in alcuni casi)?
Cosa non molto importante in ambito server, ma a livello desktop (dove é giâ un problema adesso) é un'altra storia. Sbaglio?
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09-11-2018, 08:20 | #33997 | |
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09-11-2018, 08:30 | #33998 | |
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09-11-2018, 08:33 | #33999 | |
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Sul ridurre le latenze con l'aggiunta di un chip I/O, da gnurantun quale sono: sono scettico.
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09-11-2018, 08:44 | #34000 |
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Ecco appunto
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