|
Ma infatti il problema di Arrow è un confronto impari... AMD è alla 5a versione del suo MCM, per la prima implementazione, Intel a che livello è nei confronti AMD? Zen3?
Inoltre penso che ad Intel è mancato il tempo... per modifiche alla logica della sua L3, perchè questa era studiata, per dimensioni/latenze L2/L3, ad una produzione monolitica con MC sullo stesso die.
Comunque penso che la soluzione migliore non sia l'MC sul TILE CPU, quanto modificare L2/L3 o, più velocemente, aggiungere una L4 che faccia da buffer.
Perchè mi pare di aver letto che per così come è strutturata e concepita, aumentare la L3 non porterebbe vantaggi, quindi quello che vedrei "meglio", sarebbe una L4 che comunque avrebbe si più latenza della L3, ma sempre meno della lettura/scrittura sulle DDR5, con la predizione.
La soluzione dell'MC sullo stesso Tile CPU, aumenterebbe l'area con il PP più costoso... mentre, in teoria, una L4 potrebbe essere esterna e quindi con un altro PP più economico (come fa AMD con la L3 3D).
|