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Originariamente inviato da mikael84
No tutto come da prevvisto mesi e mesi fa, out of order, decode, latenze/bw e scheduler unificati a 6 ALU integer.
Il progetto sul 3nm sarebbe identico, al massimo avresti dovuto crearne uno per sfruttare l'altissima densità, oppure utilizzare CCD più piccoli.
Attualmente siamo a 120mt xmm2, per dire, è meno della densità utilizzata da nvidia e zen4c sul 5nm, ma è superiore a quella di zen4 con appena 92mt x mm2.
Con zen6 si dovrebbe finalmente utilizzare il 3nm, al tempo con le celle HP ben mature.  |
Ciao mikael,
Se hai tempo e voglia avrei una domanda tecnica: che differenza c'è tra un design 6 wide o 8 wide decode (tipo Intel) con quello di zen5 che mantiene 4 wide dual pipe ? Perché non sono andati direttamente su 6 o 8 unità di decode? Può centrare con la teoria delle code uniche o non c'entra nulla?
Io mi aspettavo 6-8 wide decode e mi ha sorpreso questa scelta. Se ot rispondimi in pvt. Grazie