Pensiero 1:
In pratica Neoverse V1 implementato con i 7nm di TSMC va direttamente a competere in prestazioni con gli Zen3 e l'ultima generazione di Xeon
usando "solo" un implementazione di SVE a 256bit (su due pipeline).
E questo con un architettura ad alte prestazioni ma con design "buono per tutti"
(senza super-ottimizzazioni circuitali che funzionerebbero solo con specifici processi produtti, senza un numero extra di maschere fotolitografiche che alzerebbero i costi di produzione o cose simili).
Pensiero 2:
Notare anche che su una delle imagini con le slide c'è scritto:
"Silicon partner has
implementation control over SVE voltage and frequency transitions"
Significa che poi chi implementa V1 può scegliere il miglior compromesso tra potenza di calcolo e consumi in base al processo produttivo ed agli obiettivi dello specifico prodotto (es: a parità di processo produttivo su un implementazione con meno core si può spingere SVE al massimo più a lungo, ecc. ecc.).
Pensiero 3:
Tutti i nuovi prodotti "di fascia alta" includono SVE, mi sa che tra qualche tempo ARM Ltd. pubblicherà le specifiche di un nuovo standard architetturale (Armv9?) che includerà di serie anche SVE o una sua ulteriore evoluzione in modo che la ABI standard "di fascia alta" preveda l'uso di SVE in tutto il codice che viene compilato.
In pratica SVE mi sa che va a sostituire-estendere NEON come set d'istruzioni SIMD e matriciale "standard" (la cosa ha decisamente senso visto che le implementazioni di SVE possono avere ALU a 128, 256, 384, 512, ..., 2048 bit in base alle esigenze implementative).
Questo è un vantaggio non da poco visto che il programmatore ed il compilatore possono ottimizzare per SVE sapendo che in ogni caso avranno il massimo delle prestazioni ottenibili dal processore su cui gira.
Pensiero 4:
Architettura big-LITTLE per smartphone/tablet/pc dove sia il "big" che il "LITTLE" hanno le SVE (es: 256bit per il "big" e 128bit per il "LITTLE").