[capitan_crasy]

Originariamente inviato da bjt2

Eccomi!

Dunque. Il NB nell'architettura Hammer ha sempre fatto da controller di memoria e switch HT, sin dalle versioni monocore. Perchè deve smistare il traffico tra CPU (una o più), i link HT (1 o più e coerenti, ossia verso altre CPU in un sistema Opteron multisocket, o non coerenti, ossia verso l'I/O) e la RAM. Nelle versioni pre-K10 il NB andava alla stessa frequenza del core e credo che valesse ancora l'equazione NB>=HT, tanto è vero che il minimo clock della cpu in risparmio energetico era 800MHz quando l'HT era limitato a 4x (appunto 800MHz) ed è salito a 1GHz quando il clock HT salì a 1GHz.
Con l'introduzione dell'HT 3.0 hanno dovuto separare clock NB e CPU anche per questo.

Per quanto riguarda l'unificazione dei due blocchi L2... IMHO una cavolata. Secondo me hanno interpertato male quello detto nelle conferenze AMD. Probabilmente intendevano dire che l'area occupata era simile a quella di un Deneb con 2 core, ma non le caches, mancanti...