Guardate non me ne intendo molto di architettura di processori, ma se nel deneb migliorano il prefetch system e la cache subsistem secondo me c'è la può fare, cioè, ho letto un po di review sulle architetture, quello che ho capito io che la FPU e L'integer unit del phenom ci sono, eccome:
http://www.xbitlabs.com/articles/cpu...y/amd-k10.html. Almeno stando a cosa dicono qui, sempre da quello che ho capito io è il fatto che queste due unità, quando i dati non si trovano nella cache di primo livello, o\e è un dato che richiedono uno o più core si deve aspettare non so quanti cicli di clock perchè il prefetch non viene fatto direttamente nella L2 che è esclusiva ma nella L3 che è lenta. Inoltre la L1 ha solo due vie di associatività, questo forse per dimezzare il tempo che il processore spende a recuperare il dato nella cache, ma se non lo trova, qui non è che ho capito bene, o chiede nella memoria o nella L3 perche i dati che sono nella L1 non sono gli stessi nella L2. Scusate le castronerie. Almeno secondo me, da quello che ho capito io è cosi, ma aspetto che qualcuno mi chiarisca un pò le idee anche perchè sono molto affezionato ad amd, e vorrei capire cosa c'è di sbagliato. C'ho ancora un athlon xp 2500+ core barton nel mio pc, ed è indistruttibile.. ha 6 anni e gira ancora..
Edit:
Non so se però correggere questi bottlenecks sia possibile farlo tramite un die shrink.