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Originariamente inviato da dagon1978
tra pochi giorni penso che Ruiz dovrà spiegare qualcosa a azionisti e investitori...
cmq a me l'intervista a Rivas è piaciuta a parte quelle due cose poco chiare (che non interpreto con malizia) il resto mi sembra molto onesto, ammettono le difficoltà, ma sembra che abbiano le idee chiare su come uscirne, io spero che sia così per la concorrenza...
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Va beh... ma è circostanza non pensiero. Praticamente si trova al muro. Se fosse stato un tipo onesto il 20 novembre avrebbe fatto quella intervista. Adesso cerca solo di mettere a posto i cocci. Per quello che riguarda i dati, ci credo. Nel senso che non è stile sparare dati non veritieri. Ma comunque questo anticipo o comunque questa caccia al 45nm mi suona un po' come se il Phenom a 65nm non riesca ad esprimersi. Potrebbe anche darsi che il 45nm sia un po' per salvare la faccia... Se pensate, AMD praticamente aveva 18 mesi di ritardo su Intel, ma comunque sarebbero diventati 6 almeno nel passaggio ai 45nm, volenti o nolenti hanno recuperato 1 anno, e non è poco.
L'annuncio che il Phenom a 45nm abbia cache con poca latenza, mi suona un attimo se il progetto z-ram fosse stato incompatibile con il 65nm e realizzabile solo con il 45nm. Ma a sto punto... se fosse così... siamo certi che AMD debba avere per forza lo "stampato" del Phenom a 65nm funzionante per poter passare al 45nm? Cioè... intendo dire... se loro usassero la Z-ram per la cache, credo (non posso essere sicuro in quanto non conosco i dettagli) che la parte della cache andrebbe riscritta, quindi questo forse spiegherebbe la commercializzazione a 65nm ugualmente... perché correggerla riscrivendola avrebbe portato del tempo che avrebbe quasi combaciato con la versione a 45nm. Ma la versione a 45nm avrebbe portato incrementi maggiori per la Z-ram....
Certo che come impatto per l'opinione pubblica, sarebbe stata una gran cosa uscire con una nuova cpu a novembre e con processo produttivo a 45nm in anticipo su Intel. Mi suona strano questo ritardo sulla tabella di marcia del Phenom ed invece l'anticipo sui 45nm... ci potrebbe essere una relazione.
E poi, nei tread indietro, si è discusso di vari moltiplicatori e paramentri tra i cori e la cache L3. Sono cose troppo tecniche per me... però come logica... non vi sembra che 2MB di cache L3 siano un po' pochini per gestire 4 cache L2 da 512KB? Può anche darsi, supposizione, che la L3 dovrebbe avere latenze molto minori per riuscire a lavorare bene oppure dimensioni maggiori. Cioé non tanto una questione di bug vera e propria ma una questione o di dimensioni o di supporto. Ma entrambe risolvibili a 45nm, perché per dimensione già si parla di 6MB nel 45nm, e per supporto... forse la Z-ram, molto più veloce e quindi latenze più basse. Un esempio banale sarebbe tipo il bug che la cache deve riscrivere il dato... con le latenze normali di ora, il core deve aspettare... ma se la L3 fosse molto più veloce, e sempre con lo stesso bug in ogni caso rende disponibile i dati al core, chi se ne accorgerebbe del bug? Oppure per dimensione, dividendo la logica della cache in 4 parti... da una parte riscrive ma comunque l'altra è disponibile per i cori... quindi non cicli a vuoto... ma dividere una L3 ad esempio per 4, che si avrebbe? 512KB? Se esiste una logica comparabile come tra L1 e L2, cioé che la L2 ha dimensioni minimo doppie della L1, la L3 non doveva essere almeno 4MB? 512KB x 4 x 2. Però quello che non continuo a capire è che la L3, sia che lavorino 4 core che ne lavori solo 1, ha sempre lo stesso problema.... non è coerente.