A questo URL
http://www.xbitlabs.com/articles/cpu...0_9.html#sect0 (e sul documento di specifica AMD... E' un PDF quindi non l'ho linkato...) viene detto che la cache TLB ha 2 livelli. La confusione regna su questo baco, quindi... Il problema potrebbe essere che se ci sono troppi TLB cache miss contemporanei (magari in tutte e 4 le CPU) si può avere il bug, perchè tutte e quattro tentano di accedere alla cache L3, o magari i tag della cache L3 hanno poche porte e quindi se ci sono troppi cache snoop in contemporanea, di cui qualcuno dovuto a un TLB miss, si impalla tutto... Ma la cache TLB ha solo 2 livelli. Quindi le voci che si sentono le prenderei con le pinze.
Quello che sappiamo dai documenti ufficiali AMD e che da settembre ci sono quei duer errata che richiedono la disabilitazione del caching della page table in cache normale e la scrittura parziale. Poi è uscito questo fantomatico bug 298 che non si sa perchè ancora non esce sul documento dei product errata (ferie dei tecnici... A questo punto mi viene il dubbio)... Poi non si capisce quale dovrebbe essere il workaround: se fosse disabilitare completamente il caching TLB, o addirittura la cache L3, il calo, IMHO, sarebbe oltre il 10/20%...