Disabilitare uno o più core può consentire, nella stessa power envelope, un maggiore overclock delle altre superstiti... Ricordi quella tecnologia INTEL per l'overclock dell'altro core quando uno è spento?
I due bug sono i seguenti:
Primo BUG:
Sintomo:
Possibile blocco del sistema sotto alto carico, dovuto a cache miss nella cache TLB
Soluzione temporanea di AMD:
Disabilitare il caching della page table nella cache normale
Conseguenze:
Su un cache miss nelle TLB deve necessariamente accedere in RAM. Nessuna possibilità di trovare il dato in cache normale. Penalizzazione prestazionale modesta, ma consistente per alti carichi o processi che occupano molta memoria.
Secondo BUG:
Sintomo:
Possibile corruzione dei dati su scrittura parziale (ossia scrittura in memoria di linee di cache parzialmente riempite)
Soluzione temporanea di AMD:
Disabilitare questa funzione. Per scrivere anche un solo byte, la CPU deve prima leggere tutta la linea di cache, unire i dati e riscrivere tutta la linea di cache
Conseguenze:
Maggior carico sulla memoria e grosse perdite di prestazioni, mitigate dal fatto che il Write Combining non sembra disattivato e quindi più scritture piccole possono essere combinate, ma se ci sono molte scritture in coda, può essere forzata una scrittura parziale prima di completare il buffer e allora si avrà scarsa efficienza.
Il BUG più terribile è il secondo, sia perchè il primo, come segnalato da leoneazzurro, non dovrebbe essere presente in CPU sotto 2.4GHz (anche se il documento AMD non specifica una determinata frequenza), sia perchè le prestazioni calerebbero di poco e solo per alto traffico RAM.