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Old 20-01-2006, 11:22   #6
Dreadnought
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L'Avatar di Dreadnought
 
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Non penso, con la latenza dell'MCH bassa la cache di L3 č inutile, magari ampliano la cache L1 e L2, visto che questa tecnologia permette di fare SRAM con meno dei 6 transistor soliti per ogni bit, ma quanti in meno?
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