ma il pIV

[rafpro]

beh sicuramente se e' gia parlato ma andare a ripescare una discussione cosi e' un po' dura:)
allora siamo passati dai pIII con bus a 133 ai pIV con bus 100 x 4 ma cosa significa?
inoltre perche hanno dimezzato la cache? c'e' stato anche un cambio di modo di gestirla vero?

[jappilas]

beh sicuramente se e' gia parlato ma andare a ripescare una discussione cosi e' un po' dura:)
allora siamo passati dai pIII con bus a 133 ai pIV con bus 100 x 4 ma cosa significa?
ti potrei spiegare che, utilizzando due segnali di clock sfasati di un semiperiodo, entrambi usati su entrambi i fronti (salita e discesa) dell' onda quadra, si è potuto ottenere un bus sincronizzato col quadruplo della frequenza base:
in tal modo il bus stesso avrebbe retto un traffico in bit 4 volte maggiore ... per analogia, pensa all' agp ... in modalità 2x funzionava in modalità DDR (che appunto significa "sincronizzazione su entrambi i fronti d'onda"), alla 4x un sistema simile
inoltre perche hanno dimezzato la cache? c'e' stato anche un cambio di modo di gestirla vero?
la cache di primo livello è stata ridotta perchè il progetto netburst prevedeva il raggiungimento di frequenze (per l' epoca) record , alle quali secondo intel una cache più ampia avrebbe presentato latenze eccessive ... a qualcosa che sta praticamente "dentro" la cpu, è richiesto di operare senza stati di attesa, soprattutto quando è il componente che ha il compito di "mascherare" le latenze indotte da altri

il modo di gestirla che è cambiato è quello della cache di primo livello dedicata alle istruzioni, che nel p4 è stata posta a valle del decoder, modificando sostanzialmente la struttura della pipeline
in una cpu normale (ad es athlon, di struttura meno "radical") quello che arriva dalla memoria viene "cachato" a monte, per poi, se si tratta di istruzioni, decodificarle (tradurre le x86 di lunghezza e complessità variabile in microistruzioni simil-risc), ordinarle ed eseguirle; il progetto P4 prevede di decodificare subito le istruzioni e mettere in cache le microistruzioni ottenute: fare questo ha alcuni vantaggi, tra cui il disaccoppiamento del cosiddetto "front end" dal loop di esecuzione primario (scheduler->alu/registri), l' esecuzione anticipata della branch prediction con parziale riordino delle istruzioni (ogni cache line memorizza istruzioni appartenenti allo stesso flusso condizionale di esecuzione), un potenziale aumento dell' IPC (con p3 e athlon si ha un massimo di 3 istruzioni x86 per volta a livello di decoder... nel p4 la cache può emettere 3 o 6 microistruzioni per volta, a seconda che la cache line sia piena in tutto o in parte)
ora, per ottenere questo, e per tenere traccia delle corrispondenze tra istruzioni originali e istruzioni convertite la cache di primo livello per le istruzioni (appunto detta ETC - Execution Trace Cache) è molto complessa (si dice i transistor che richiede siano 8 volte tanti rispetto a una cache normale con capacità paragonabile) inoltre la sua efficienza risente dei casi in cui le cache line sono in parte vuote (verranno fornite in blocco meno microistruzioni agli stadi successivi che rischieranno di non rimanere impegnati al 100%): ora, ho l' impressione che hyperthreading sia stato fatto per supplire anche a questo genere di carenze, rilevate dopo le prime serie di processori netburst...

[OverClocK79®]

che dire che nn sia già stato detto :p
complimenti a Jappilas

cmq nn so come mai....
INTEL ha cambiato trend ultimamente
una volta ogni minima cazzata cambiava nome alla cpu
adesso che è stato rivista + volte
è sempre P4

bho

BYEZZZZZZZZZZZZ

[tremblay]

che dire che nn sia già stato detto :p
complimenti a Jappilas

cmq nn so come mai....
INTEL ha cambiato trend ultimamente
una volta ogni minima cazzata cambiava nome alla cpu
adesso che è stato rivista + volte
è sempre P4

bho

BYEZZZZZZZZZZZZ

be no, il 4 è volato via (è rimasto solo sui single core).

[^TiGeRShArK^]

ora si kiama PD ... e nn vi diko ke mi sembra... :D

[OverClocK79®]

be no, il 4 è volato via (è rimasto solo sui single core).

si si
il P-D
ma io parlavo dei single core.....
una volta agg un sett di isctruzioni e gli cambiavano no :D

adesso sono anni che si chiamano sempre P4

bYEZZZZZZZZZZZ