Link alla notizia: http://www.hwupgrade.it/news/14538.html

Il debutto delle cpu Pentium M basate su architettura Dual Core Yonah è atteso solo tra molti mesi; ciò nonostante emergono i dettagli dei modelli che verranno presentati

Click sul link per visualizzare la notizia.

800Mhz di bus gli facevano schifo?! Cmq considerando che già il Pentium M è una bella bestiola, questo dovrebbe essere una mezza bomba! :D

Ma sarà sempre su socket 479..no xkè se è così mi compro la scheda dell'Asus Ct-479 e mi metto sto procio sulla mia "vecchia" ma ottima P4C800...sperando di upgrarmi solo il procio...visto che con l'euro i soldi scarseggiano :cry: :cry: :cry:
A proposito qlc l'ha vista in giro sta schedina????io ancora nisba....

ma... implementerà i 64 bit???

ciao ragazzi sono nuovo.
Abracadabra, sul sito della asus nn c'e niente. E compatibile con tutte le SK Mamme?
Io nn riesco ad acquistare un Pentium M. Ma si trovano in commericio come oem?

Ciao Grazie

Questo e un link x il ct-479
http://www.legitreviews.com/article.php?aid=178

nn c'e la possibilita di forzare il bus a 800MHz :(.
Ho speso 30 euro x un dissipatore x il mio precotto.
Speriamo che si possa forzare il bus. un be PM 1.6 @ 2.4GHz nn sarebbe male.

Benvenuto sul forum allora.... :D :D :D :D :D
Effettivamente nn l'ho vista nemmeno io sta schedina sul sito dell'asus nel listino prezzi anche se è stata ufficializzata a marzo(quindi dovrebbe essere in vendita gia da 1 mese abbondante...) :confused: :confused: :confused:
X la questione su dove acquistarli o meno su internet li trovi su e-bay x esempio oppure te li fai ritirare dal tuo rivenditore di fiducia..io xsonalemte li ho visti sempre boxed(ma a un prezzo da capogiro...) :muro: :muro:

Oddio, con quello che costano le cpu mobile mi sa che fai prima a cambiare anche la scheda madre ;)

Si ma io ho ancora l'AGP con una 6800GT che mi va una bomba e nn mi va di svenderla x passare al PCI-Express solo x un capriccio...tanto x un'altro annetto la mia scheda video mi reggerà e anche benissimo direi...quindi..poi se il dual core è ancora su 479 ci farei un pensierino...senza cambiare una virgola alla mia configurazione...il che nn è da poco....

spero di nn dire molte baggianate nel furum,
nn voglio rschiare il linciaggio via net.

Ho una nuova sk mamma P4P800 - E Deluxe con un 3.0GHz Precotto.
Sai il budget era un pochino ristretto. Mi servivano 5 slot PCI,
le nuove mamme con PCI express, nn avevo sufficienti standard pci.
Mi sto pentendo ora xke voglio fare un upgrade video ed ho trovato una X850XT PE al prezzo di una 6800 + qualche spicciolo, la suddetta sk e solo PCI ex :(.
Cerco di dare il massimo di vita a questo Hardware. Moglie e figli capisci :).

Cerco da un mio rivenditore, speriamo bene.

Yonah a quanto pare sarà a 32bit. AMD dual core per notebook quando usciranno? E' prevista una soluzione turion dual core? Se AMD non sta al passo va a finire come con il centrino che ha occupato tutta la fascia di notebook leggeri con buona autonomia.

Ho una nuova sk mamma P4P800 - E Deluxe con un 3.0GHz Precotto.
Sai il budget era un pochino ristretto. Mi servivano 5 slot PCI

Azz! e che te ne fai di 5 PCI?!? e poi perchè proprio un precotto?!
Un Atollone64 non era più conveniente?
Chiedo, eh... :)

un athlon mi avrebbe fatto comodo, ero indeciso. nn mi sono trovato male con il mio 2 x PIII 1GHz, andato in pensione da poco (quasi 4 1/2).
Su questa skeda avevo tutto, 1394... e poi era in vendita con il precotto ed 1 GB di ram. Il tutto x £270 (sterline). Ho 8 Hdd nel mio PC.
4 SCSI e 4 IDE. Ho una vecchia 1200A con 2 x 80GB Mirroring 1 x 40GB IBM ed un 60GB ibm (andranno in striping). La mia vecchia SB live Platinum, una sk di rete extra e due pci mi servivao x un Adaptec 29160 ed una 2940 x il mio HP DAT 12/24GB. Nn volevo buttare il resto dell mie cose cambiando radicalmente con PCI express. Il precotto con mamma e ram era un buon compromesso x le mie finaze ed accessori. Nn sono un fan di intel ma sfortunatamente ho un badget da rispettare :(.
Se avessi avuto + soldi un FX55 ed avrei buttato gli hdd e fatto 3 x 400GB Raid 5.

Sono senza fiato!! Hai un alimentatore da un 1 GW?!?! :D

Si posso dire che nel mio case nn ho molto spazio libero, quasi = 0. L'alimentatore e da 420W, la marca e sconosciuta ma regge il tutto con molta sorpresa, costo £20 (sterline). La mia ultima spesa sarebbe un vga seria ma al momento nn so se aspettare i nuovi chip o prenderne una adesso. La mia 8500 e agli sgoccioli, ma far cry gira bene (senza filtri) a 1024x768. Ho provato i filtri, arrivo al medium, ma ogni tanto scatta. Se aspetto i nuovi chip saro cpu limited e nn so. Voglio sfruttare il tutto come gli slot pci. :-)

Trovi conveniente comprare in Inghilterra? Dove e come ti rifornisci?

Anche a me interesserebbe sapere come compri in Inghilterra

vivo in UK ma seguo le notizie in ita e inglese. Devo dire che ogni tanto i prezzi sono convenienti qui. La sterlina e + forte, euro 1.4 e dollaro quasi 2. Ho un fornitore olandese :D. Poi ci sono le fiere ogni domenica ( x capirci porta portese) ma con negozianti, quindi acquisto sicuro e ricevuta. Si baratta un pochino nel prezzo, ecco xke ho preso la configurazione hardware che ho. Il problema e che PM nn se ne trovano.

ehm...
:sbav:
dev'essere qualcosa di impressionante!
Mi chiedo perché continuino a produrre i P4...

Yonah a quanto pare sarà a 32bit. AMD dual core per notebook quando usciranno? E' prevista una soluzione turion dual core? Se AMD non sta al passo va a finire come con il centrino che ha occupato tutta la fascia di notebook leggeri con buona autonomia.

Mi sembra una cosa esagerata. Visto che Yonah pare che sia 32 bit mi sembra azzardato dare per spacciato il Turion (che è a 64).
E poi in quanto a potenzialità AMD non ha al momento niente da invidiare a Intel dal punto di vista tecnico nel settore Mobile.
Forse solo una buona dose di martketing manca ad AMD.
E' vero che la tecnologia Centrino è molto valida, ma aspettiamo a vedere le soluzioni AMD nei vario profili (low voltage, ultra low voltage etc....)

Benvenuto sul forum allora.... :D :D :D :D :D
Effettivamente nn l'ho vista nemmeno io sta schedina sul sito dell'asus nel listino prezzi anche se è stata ufficializzata a marzo(quindi dovrebbe essere in vendita gia da 1 mese abbondante...) :confused: :confused: :confused:
X la questione su dove acquistarli o meno su internet li trovi su e-bay x esempio oppure te li fai ritirare dal tuo rivenditore di fiducia..io xsonalemte li ho visti sempre boxed(ma a un prezzo da capogiro...) :muro: :muro:

qui a tokyo le vendono(boxed) a chili,e non a pezzi,per quante ne hanno :D
e il prezzo si aggira sui 40-45euri
come mi trovo bene qui :D :D :D

speriamo che yonah non sia un dual core come i nuovi pentium dual core: un biprocessore che integra i due processori dentro un unico package. e poi c'è qualcuno che si stupisce per quanto in fretta ha fatto intel a fare il suo dual core... ha usato l'attack! =)

comunque non so com'è ma ho l'impressione che vedremo portatili ancora più potenti e meno mobili: secondo me dovrebbero partire da un presupposto tipo "deve durare 5 ore" e poi calibrare gli altri parametri partendo da lì... detto questo aggiungo anche che un giocattolo come lo yonah sarebbe da pompare un po' (ma non serve molto) e da usare nel segmento desktop per far andare in pensione - e sarebbe poi ora - i pentium 4...

per quanto riguarda il turion dual core: che io sappia ne han parlato fin dall'inizio, vediamo se anche stavolta amd lo fa e poi aspetta 6 mesi intel o se stavolta lo presenta per prima

Difficile che sia diversamente, dopotutto gli Athlon X2 sono sempre 2 core attaccati con l'attak (anche perchè il basso costo del dual core sta nel fatto che usi i DIE dei core singoli e li colleghi) ma ha altri 2 elementi, il (solito) memory controller + hypetransport e il crossbar switch (aggiunto).

Il K8 essendo composto da northbridge e CPU, per far comunicare i due core basta inserire il crossbar tra il memory controller e i due core così da garantire la comunicazione tra essi.
Mentre nel P4 e nel P3 o progetti una comunicazione interna tra i due core oppure per farli comunicare devi per forza di cose passare da fuori (il northbridge). Altrimenti devi riprogettare -almeno in parte- il core.

Difficile che sia diversamente, dopotutto gli Athlon X2 sono sempre 2 core attaccati con l'attak (anche perchè il basso costo del dual core sta nel fatto che usi i DIE dei core singoli e li colleghi) ma ha altri 2 elementi, il (solito) memory controller + hypetransport e il crossbar switch (aggiunto).
Come vorresti collegarli i due core?
Il K8 essendo composto da northbridge e CPU, per far comunicare i due core basta inserire il crossbar tra il memory controller e i due core così da garantire la comunicazione tra essi.
Mentre nel P4 e nel P3 o progetti una comunicazione interna tra i due core oppure per farli comunicare devi per forza di cose passare da fuori (il northbridge). Altrimenti devi riprogettare -almeno in parte- il core.
Falso. http://www.hwupgrade.it/articoli/1211/amd_dual-core_diagram.jpg
Come vedi i due core sono collegati alla System Request Queue, e questa al crossbar che smista le richieste al memory controller o ai vari link HyperTransport.
Quindi quello che tu chiami "northbridge" nei K8 è l'ultimo anello della catena che collega ogni core alla memoria esterna o al chipset.
Per P3 e P4 si potrebbe benissimo fare la stessa cosa: collegare il crossbar all'FSB, che poi si collega al chipset (e quindi alla memoria e all'I/O).

Difficile che sia diversamente, dopotutto gli Athlon X2 sono sempre 2 core attaccati con l'attak (anche perchè il basso costo del dual core sta nel fatto che usi i DIE dei core singoli e li colleghi) ma ha altri 2 elementi, il (solito) memory controller + hypetransport e il crossbar switch (aggiunto).

non è così: infatti i dual core AMD devono per forza stare su un unico pezzo di silicio (ovvero un die con due core) perchè condividono delle parti, mentre i dual core di intel stanno su un die unico solo perchè girava così ad intel, che a quant'ho letto e visto (foto dei core futuri) ha intenzione invece di farli, nel prossimo futuro, separati, in un unico package.


Il K8 essendo composto da northbridge e CPU, per far comunicare i due core basta inserire il crossbar tra il memory controller e i due core così da garantire la comunicazione tra essi.
Mentre nel P4 e nel P3 o progetti una comunicazione interna tra i due core oppure per farli comunicare devi per forza di cose passare da fuori (il northbridge). Altrimenti devi riprogettare -almeno in parte- il core.

mi stupisci, probabilmente sei più occupato a dire di sapere le cose che a informarti: leggi (e guarda) ciò che ha riportato cdimauro... è cosa risaputa, anzi, non solo: la distinzione tra i due "modelli di dual core" di intel e amd è un aspetto che hanno affrontato tutti i siti specialistici mettendo al loro posto le cose:
- il pentium dual core: due pentium 4 presi paro paro messi in un unico package (e come poteva esser diversamente per poter fronteggiare AMD che aveva tutto già pronto?)
- l'AMD64 una tecnologia che NASCE invece con il dual core in mente, dato che sia il SRQ che il crossbar switch già predisposti per il secondo core ci sono sempre stati - anche se di core ce n'era uno solo

prova a scendere quaggiù, ogni tanto... impareresti cose nuove...

"nuove"... :doh:

yawn... come sempre uno posta un articolo e voi due dite tutto li contrario:

dall'articolo che ho postato:
Even Intel will admit that the architecture of the Pentium D is not the most desirable as is two Pentium 4 cores literally glued together. The two cores can barely be managed independently from a power consumption standpoint (they still share the same voltage and must run in the same power state) and all communication between cores must go over the external FSB. The diagram below should illustrate the latter point pretty well:

http://images.anandtech.com/reviews/cpu/amd/athlon64x2/preview/intelarch.png

Any communication between the two cores has to be done over the external FSB, and obviously, core-to-core communication over an external bus is slow. It particularly doesn't make sense, since the two cores are on the same die Even the 65nm successor to the Pentium D (Presler) will have this same limitation.

AMD's architecture is much more sophisticated, thanks to the K8 architecture's on-die North Bridge. While we normally only discuss the benefits of the K8's on-die memory controller, the on-die North Bridge is extremely important for dual core. Instead of having all communication between the cores go over an external FSB, each core will put its request on the System Request Queue (SRQ) and when resources are available, the request will be sent to the appropriate exec ution core - all without leaving the confines of the CPU's die. There are numerousbenefits to AMD's implementation, and in heavily multithreaded/multitasking scenarios, it is possible for AMD to have a performance advantage over Intel just because of this implementation detail alone.

http://images.anandtech.com/reviews/cpu/amd/athlon64x2/preview/AMDarch.png

cidimauro ti spiego come fare:
- leggi il post
- clicchi il link
- leggi l'articolo
- posti

per adesso l'articolo te lo posto, ma la prossima volta lo clicchi eh :)

dread... io sono davvero basito... MA E' QUELLO CHE STIAMO DICENDO NOI, VACCA BOIA... SEI TU CHE HAI APPENA DETTO CHE ANCHE GLI AMD64 SONO DUE CORE INCOLLATI ASSIEME...

incredibile

INCREDIBILE

non ho parole... hai la faccia come il

Come vorresti collegarli i due core?
Ma la figura non ti basta? Con il crossbar switch e il system request queue che hai detto no?

dread... io sono davvero basito... MA E' QUELLO CHE STIAMO DICENDO NOI, VACCA BOIA... SEI TU CHE HAI APPENA DETTO CHE ANCHE GLI AMD64 SONO DUE CORE INCOLLATI ASSIEME...
Ma cosa siete marito e moglie?

Non conta come sono attaccati i core, ma piuttosto la struttura logica, anche i P4 sono sullo steso die (leggi bene l'articolo, te l'ho pure messo in grassetto) solo che hanno preso lo schema di un core solo e gli hanno messo uno simmetrico di fianco, poi hanno prodotto il DIE con i due elementi (core1 e core2) ovviamente dire che i core sono incollati è un modo di dire per criticare il fatto che han fatto un lavoro a metà, ma il DIE è unico.

Amd ha fatto lo stesso con i core, ma ha aggiunto le parti che ti ho detto, creando un unico die con un solo memory controller, e il crossbar switch, che cidimauro ha puntualizzato avere anche il system requset queue (anche se non ce n'era bisogno), e poi hanno prodotto i DIE con questi 4 elementi (core1, core2, crossbar+srq, mc). Il core1 e core2 sono cque identici ai core del K8 singolo.

Non è niente di diverso da quello che ha fatto intel, solo che AMD era in vantaggio
- sia di progettazione: perchè come hai detto tu, molto probabilmente aveva già in mente il dual core.
- sia economico: perchè ha potuto raddoppiare le prestazioni prendendo il semplice progetto del single core e infilandolo in un unico die prendendo i dovuti accorgimenti, appunto quelli spiegati sopra (crossbar e MC unico)

Intel invece non puo' fare subito la stessa cosa di AMD perchè deve ripassare al processo di riprogettazione, quindi i tempi si allungano e i costi salgono.
Nè intel nè AMD hanno riprogettato i core da zero per metterne assieme 2, ci mancherebbe, altrimenti li vedevamo nel 2007

Posso farvi una domanda a voi due?

Ma l'inglese lo sapete? perchè sennò la prox volta vi linko solo articoli in italiano, anche se ce ne sono molti meno...
Gli articoli che vi linko in inglese li ignorate completamente :(

Per P3 e P4 si potrebbe benissimo fare la stessa cosa: collegare il crossbar all'FSB, che poi si collega al chipset (e quindi alla memoria e all'I/O).
Eh ma dimentichi il protocollo "MESI".
Amd aveva già pensato a modificarlo per gli opetron, in modo che potessero comunicare tra loro via bus HT nelle configurazioni cluster.

Puoi darci un occhio qua, purtroppo è in inglese.
http://www.techreport.com/reviews/2005q2/opteron-x75/index.x?pg=2

[i]AMD's architecture is much more sophisticated, thanks to the K8 architecture's on-die North Bridge.

queste espressione cmq la trovo alquanto impropria.....
l'A64 ha una parte importante del NB integrata ossia l'MCH
ma non tutto il NB

infatti di norma il NB gestisce anke AGP-PCI-E ecc ecc
cosa che l'A64 nn fa
imho trovo + giusto dire che ha solo l'MCH integrato....

BYEZZZZZZZZZZZZZ

queste espressione cmq la trovo alquanto impropria.....

infatti di norma il NB gestisce anke AGP-PCI-E ecc ecc
cosa che l'A64 nn fa
imho trovo + giusto dire che ha solo l'MCH integrato....

Hai ragione, più che altro è diventato un modo di dire.

Non conta come sono attaccati i core, ma piuttosto la struttura logica,

:muro: :muro: :muro: :muro: :muro: :muro: :muro: :muro: :muro: :muro: :muro: :muro: :muro: :muro: :muro: :muro:

ma secondo te di cosa si stava parlando? il fatto che abbia tirato fuori che intel abbia intenzione di fare i due core separati ANCHE fisicamente riflette unicamente LA DIVERSA SCELTA ARCHITETTURALE - se di scelta si può parlare - DI INTEL.

in ogni caso, RIPETO, le parti che tu dici che AMD ha "aggiunto"... c'erano già anche negli AMD64 single core...

se di scelta si può parlare
No appunto, intel non puo' scegliere, a meno di non riprogettare in parte l'architettura.

Non credi?

in ogni caso, RIPETO, le parti che tu dici che AMD ha "aggiunto"... c'erano già anche negli AMD64 single core...
Si è vero il signle core ne ha uno più semplice con funzione un po' meno cruciale che nel dual core. Intendevo "aggiunto" perchè e' di un'altro tipo, avendo funzione diversa.
Altrimenti *per assurdo* potevano tenere 2 core con 2 crossbar collegati ad HT e MCH separati, ma sarebbe stata una "zappata sui piedi".

Cque, nota che mentre i due core K8 possono scambiarsi dati da una cache all'altra i due core su un P4 840 no.

la 3^ volta che lo scrivo

guarda che io non occupo tutto quel che scrivo per contestare ciò che hanno scritto gli altri... dove cazzo la vedrai mai la contrapposizione con ciò che hai scritto non so

Si ok

si ok e BASTA, non è che ogni volta di devi sentire in dovere di dire: "si MA" giusto per non dire "si, sono d'accordo"

Hai ragione, edito.

yawn... come sempre uno posta un articolo e voi due dite tutto li contrario:
[...]
No, è che semplicemente hai detto delle cose inesatte e t'ho corretto. Tutto qui.
cidimauro ti spiego come fare:
- leggi il post
- clicchi il link
- leggi l'articolo
- posti
per adesso l'articolo te lo posto, ma la prossima volta lo clicchi eh :)
Già fatto, grazie, ma vedi sopra: il problema non sta nell'articolo, ma in quello che hai scritto TU... :rolleyes:

Ma la figura non ti basta? Con il crossbar switch e il system request queue che hai detto no?
A ma basta, ma tu hai detto questo:
Difficile che sia diversamente, dopotutto gli Athlon X2 sono sempre 2 core attaccati con l'attak
Io ti ho soltanto chiesto in che modo vorresti metterli assieme due core. Non l'hai ancora spiegato (nota le mie evidenziazioni).
Ma cosa siete marito e moglie?
Non avevi niente di meglio da dire? Si stava discutendo di questioni tecniche: hai fatto delle affermazioni e le stiamo semplicemente contestando. Non mi pare normale rispondere con delle battute assolutamente fuori luogo... :rolleyes:

Sei capace di sostenere una discussione esclusivamente sul piano tecnico, oppure no?
Non conta come sono attaccati i core
Per te sì, a quanto pare: vedi la tua frase di cui parlavo prima. E non stavi certo parlando dei P4 dual core, ma degli Athlon X2 i cui core certamente "non sono attaccati con l'attack", proprio per come è stato realizzato il collegamento (e tra l'altro ogni core non è certo uguale a quello di un Opteron o Athlon64, visto che è stato "estirpato" del controller della memoria e dei link HyperTransport).

Posso farvi una domanda a voi due?

Ma l'inglese lo sapete? perchè sennò la prox volta vi linko solo articoli in italiano, anche se ce ne sono molti meno...
Gli articoli che vi linko in inglese li ignorate completamente
Il problema non è di conoscere o meno la lingua: è di saperne interpretare i contenuti. Ma di questo ne parlerò meglio dopo.
Eh ma dimentichi il protocollo "MESI".
Amd aveva già pensato a modificarlo per gli opetron, in modo che potessero comunicare tra loro via bus HT nelle configurazioni cluster.
Gli Opteron, come gli Athlon64 e FX adottano il MOESI, ok. Ma anche gli Athlon (da dui derivano), che non hanno nessun link HT...
Puoi darci un occhio qua, purtroppo è in inglese.
http://www.techreport.com/reviews/2005q2/opteron-x75/index.x?pg=2
Visto che è in inglese e che fai tanta scena, adesso mi fai vedere che c'entra il protocollo di coerenza della cache con le due differenti implementazioni dual core? E magari, tanto per gradire, mi riporti il pezzo di quell'articolo e mi fai vedere il collegamento logico fra le due cose.

Fai conto che sia un completo idiota: spiegami per filo e per segno come stanno le cose, e fammi anche vedere come c'entra il tuo messaggio di cui sopra che ho quotato all'inizio della nostra discussione.

Si ben chiaro: ogni tuo tentativo di uscire fuori dal seminato e di cambiare discorso sarà da me interpretato come un tuo puerile tentativo di saltare il fosso perché non sei in grado di sostenere la discussione.
Non è che non mi di fidi di te (d'altra parte non fai che vantare conoscenze tecniche in materia e conoscenza della lingua inglese: per te dovrebbe essere una sciocchezza soddisfare la curiosità di un completo idiota), ma è che... proprio non mi fido, eh! Questo giusto per mettere le mani avanti...

POI, se non l'hai ancora capito e visto che non ne sei capace, ti spiego anche perché ho quotato quel tuo messaggio e le inesattezze in esso sono contenute.
Tecnicamente e chiaramente, senza andare a scomodare la conoscenza della lingua inglese e le battutine su mogli e mariti, che "non c'azzeccano" proprio e lasciano il tempo che trovano...

Scusa ma non è che mi paghi (è già buona che ho visto che avevi postato), non ho tempo da buttare per spiegarti per filo e per segno quello che non hai capito, ti posto il link fattelo bastare :/
Dici che io sono quello che non è capace di reggere la discussione sul piano tecnico e poi vai sul piano personale, mi chiedi si dpiegarti qualcosa perchè "non ti fidi" e tanto per aggiungere ti abbassi ad infantilismi e provocazioni, tipo quello di chiedermi di spiegarti per filo e per segno aspettando magari qualche mio errore o imprecisione su cui aggraparti... :rolleyes:

Parlare in questo modo con te mi pare di ritornare alle elementari con le celebri frasi "Io lo so ma non te lo dico" ...ma se vuoi metterla su questo piano ti accontento, così avrai di che scervellarti per i prossimi 4 giorni per preparare un'altra volta le ventose.

Hai detto che i due core athlon 64 sono collegati dal system request interface, invece non è corretto, appunto perchè si chiama "interface" fa da interfaccia al crossbar controller che è appunto integra un semplice switch (o anche qualcosa più complesso di un multiplexer con una ampiezza di vari bit) che permette di scambiare dati tra varie parti elettroniche.
Che poi l'SRI possa creare una coda di richieste che sono smistate oppure che le invii direttamente non lo so, non ho trovato paper che lo spighino, ma dire che i due core comunicano tramite l'SRI è sbagliato, il collegamento è mantenuto attivo dal crossbar controller, che essendo simile ad un multiplexer è l'unico elemento elettronico che possa permette collegamenti garantendo la latenza di una cache.

Nel caso degli athlon single core il crossbar scambia dati tra la cache del core e l'HT o l'MCH, nel caso degli athlon dual core, il crossbar è stato riprogettato inserendo un 4° elemento, ovvero il 2° core, così che possa scambiare i dati in cache direttamente con il primo core, sfruttando i vantaggi della sua architettura interna e della flag di owner sui blocchi della memoria. I collegamenti attivi passano da 2 (core1-ht; core1-mch) a 5 (core1-core2 + due volte i collegamenti di prima).

Tra l'altro hai scritto che il core dell'athlon singolo è diverso dal core dell'athlon x2, perchè al primo han tolto il memory controller. Questo non è propriamente corretto, visto che il memory controller non fa parte del core, sono due cose prettamente distinte.
Quando amd ha fatto la nuova revision F (il Venice) con l'MCH modificato per supportare migliori timings della ram non ha certo riprogettato tutto il core, ma solo la parte dell'MCH.

I due core negli athlon x2 sono isolati non solo per convenienza, ma anche per necessità, allo scopo di garantire coerenza di segnale, visto che il progetto di ogni core non è rifatto da capo passando da single a dual core.
Allo stesso modo dei due core prescott in un dual P4, che nonostante siano in un unico DIE sono separati.
L'unico modo in cui comunicano i core degli athlon x2 è identico al modo di comunicare degli athlon single core, ovvero via un crossbar.
Così come l'unico modo di comunicare dei due P4 è lo stesso di un p4 singolo, ovvero tramite il northbridge.

Dici che il protocollo moesi non centra col fatto che i due core p* non possono essere collegati assieme, o qualcosa del genre, in effetti non ti sei spiegato in modo cristallino
E perchè quindi amd l'ha introdotto? per sport?

Prendi ad esempio un dual P4 o P-M: il core1 prende un dato dalla RAM usando banda CPU-RAM [1], il dato viene caricato in cache e viene marcato Exclusive, poi il core2 prende lo stesso dato dalla RAM (usando banda CPU-RAM [2]) e il blocco viene marcato Shared, ora il core2 fa una modifica al blocco che viene marcato Modified e il blocco nella cache del core1 che fa riferimento ai medesimi dati in ram viene Invalidato, in parole povere non c'è più.
Ora il core1 pero' doveva modificare di nuovo il dato, ma per farlo deve
1) aspettare che la cache del core 2 faccia il writeback usando banda RAM-CPU [3]
2) ricaricare il blocco modificato dal core2 usando banda CPU-RAM (un'altra volta [4]) il blocco viene marcato Exclusive, e successivamente Modified, poi i protocolli di writeback ci pensano da soli a rimettere a posto la coerenza cache-RAM usando (di nuovo [5]) la banda CPU-RAM.

Ora mettiamo un crossbar tra i due P*, cambia qualosa? Si, potrebbe eliminare solo il secondo accesso alla ram [2], e il core1 potrebbe passare al core2 il medesimo blocco di cache cambiandolo da Exclusive a Shared.
Pero' visto che ogni volta che i due core accedono alla medesima area della ram contemporaneamente in scrittura ci troviamo sempre con un blocco della cache invalidato e uno modificato. Non essendoci la flag Owner, il blocco in cache modificato non puo' passare da una cahce all'altra come sui due core di un athlon x2 e fare il writeback una volta senza creare incoerenze in RAM.

Quindi se non può esserci comunicazione efficiente tra le cache che senso ha far comunicare le due CPU a livello di cache?

Non mi pare cque di aver detto di più di quello che c'è scritto qua:
http://www.techreport.com/reviews/2005q2/opteron-x75/index.x?pg=2
Poi non capisco perchè ti è così difficile il nesso, è un articolo che parla del dual core, ha appena descritto l'architettura dell'athlon x2 e non per niente tira fuori subito la differenza tra il MESI degli xeon e il MOESI delgi athlon multiprocessore.

Scusa ma non è che mi paghi (è già buona che ho visto che avevi postato), non ho tempo da buttare per spiegarti per filo e per segno quello che non hai capito, ti posto il link fattelo bastare :/
Che c'entrano i soldi? Se hai qualcosa per sostenere le tue idee, la dici e basta. Se non hai voglia, amen: resterà quel che hai scritto.
Anch'io non ho tempo da perdere, e infatti scrivo quando posso per sostenere ciò che dico. Di certo non getto la spugna adducendo una risibile scusa...
Dici che io sono quello che non è capace di reggere la discussione sul piano tecnico e poi vai sul piano personale, mi chiedi si dpiegarti qualcosa perchè "non ti fidi" e tanto per aggiungere ti abbassi ad infantilismi e provocazioni, tipo quello di chiedermi di spiegarti per filo e per segno aspettando magari qualche mio errore o imprecisione su cui aggraparti... :rolleyes:

Parlare in questo modo con te mi pare di ritornare alle elementari con le celebri frasi "Io lo so ma non te lo dico" ...
Allora la prossima volta mantieniti ESCLUSIVAMENTE sul piano tecnico quando hai intenzione di sostenere una discussione, ok?
ma se vuoi metterla su questo piano ti accontento, così avrai di che scervellarti per i prossimi 4 giorni per preparare un'altra volta le ventose.
Hai voglia di fantasticare: per me smontare ciò che dici è una bazzecola, come ho fatto anche nell'altro thread su HT, Power 4, dove non ho ancora visto nessuno risposta. Anche con questo thread finirà così.
Hai detto che i due core athlon 64 sono collegati dal system request interface, invece non è corretto,
Appunto, non è corretto perché io ho scritto una cosa BEN DIVERSA:

"Come vedi i due core sono collegati alla System Request Queue".
ma dire che i due core comunicano tramite l'SRI è sbagliato, il collegamento è mantenuto attivo dal crossbar controller, che essendo simile ad un multiplexer è l'unico elemento elettronico che possa permette collegamenti garantendo la latenza di una cache.
Infatti, vedi sopra: IO non ho sbagliato. Sei TU che hai interpretato male le mie parole...
Tra l'altro hai scritto che il core dell'athlon singolo è diverso dal core dell'athlon x2, perchè al primo han tolto il memory controller. Questo non è propriamente corretto,
Infatti, anche questo non è corretto perché io ho scritto QUESTO:

"ogni core non è certo uguale a quello di un Opteron o Athlon64, visto che è stato "estirpato" del controller della memoria e dei link HyperTransport"

Anche qui la differenza mi sembra sostanziale.
visto che il memory controller non fa parte del core, sono due cose prettamente distinte.
Quando amd ha fatto la nuova revision F (il Venice) con l'MCH modificato per supportare migliori timings della ram non ha certo riprogettato tutto il core, ma solo la parte dell'MCH.
Indubbiamente, ma per core si è sempre inteso tutto l'insieme. Che poi un core sia suddiviso in sezioni che fanno cose diverse, non è una novità.
L'unico modo in cui comunicano i core degli athlon x2 è identico al modo di comunicare degli athlon single core, ovvero via un crossbar.
Potresti essere più preciso? Ti riferisci a due Opteron?
Così come l'unico modo di comunicare dei due P4 è lo stesso di un p4 singolo, ovvero tramite il northbridge.
ATTUALMENTE è così. Infatti questo non l'ho mai negato...
Dici che il protocollo moesi non centra col fatto che i due core p* non possono essere collegati assieme, o qualcosa del genre, in effetti non ti sei spiegato in modo cristallino
Dico che MESI e MOESI che non c'entrano assolutamente niente sul COME possono essere collegati due core, e che quest'ultima è soltanto una scelta del costruttore.
Spero che adesso sia chiaro.
E perchè quindi amd l'ha introdotto? per sport?
AMD l'ha introdotto ai tempi dei primi Athlon, quindi parecchio tempo fa. Che non l'abbia fatto per sport è evidente. Che l'adozione di MOESI al posto di MESI comporti dei vantaggi è evidente. Ma questo è UN ALTRO DISCORSO (rispetto a quello che stavamo facendo), come avrai già intuito...
Quindi se non può esserci comunicazione efficiente tra le cache che senso ha far comunicare le due CPU a livello di cache?
Un senso ce l'ha comunque, ed è sempre lo stesso: le prestazioni. Perché anche adottando il protocollo MESI, far passare la comunicazione dei dati dall'FSB e dal chipset è comunque un'operazione molto lenta rispetto all'integrazione di una logica di controllo simile all'accoppiata SRQ e XBar usata negli X2.
Non mi pare cque di aver detto di più di quello che c'è scritto qua:
http://www.techreport.com/reviews/2005q2/opteron-x75/index.x?pg=2
Hai detto di più invece: hai tratto delle conclusioni diverse da quello che è scritto in quella pagina.
Poi non capisco perchè ti è così difficile il nesso,
Io l'ho capito fin da subito, e adesso t'ho anche spiegato perché non c'è nessuno relazione VINCOLANTE fra protocollo di coerenza e implementazione dei dual core.
è un articolo che parla del dual core, ha appena descritto l'architettura dell'athlon x2 e non per niente tira fuori subito la differenza tra il MESI degli xeon e il MOESI delgi athlon multiprocessore.
Certo che la tira fuori, ma perché l'analisi ha uno scopo ben preciso: far notare la MIGLIOR EFFICIENZA derivante dall'uso del protocollo di coerenza MOESI usato per le cache. Che, come ho già detto, risale ai tempi degli primi Athlon, quando ancora di dual core non se ne parlava...

Dall'articolo non traspare NULLA circa l'impossibilità di adottare la soluzione AMD per i dual core A CAUSA DEI DIVERSI PROTOCOLLI DI COERENZA adottati da AMD e Intel nei rispettivi processori.

Se m'è sfuggita, sei libero di farmi vedere dove sta scritta una del genere, perché a me è sfuggita. E non per carenze linguistiche.

Indubbiamente, ma per core si è sempre inteso tutto l'insieme. Che poi un core sia suddiviso in sezioni che fanno cose diverse, non è una novità. [quote]Indubbiamente, ma per core si è sempre inteso tutto l'insieme. Che poi un core sia suddiviso in sezioni che fanno cose diverse, non è una novità.
Veramente sei forse l'unica persona che considera il core assieme al memory controller, confondere il die con il core è un errore quantomeno grossolano.

Indubbiamente, ma per core si è sempre inteso tutto l'insieme. Che poi un core sia suddiviso in sezioni che fanno cose diverse, non è una novità.
No, mi spiace, un core è un core: ha una pipeline, eventualmente una cache e una logica, un memory controller non fa parte del core come puo' esserlo una unità ALU, sono due cose diverse, che funzionano in modo completamente differente.

Appunto, non è corretto perché io ho scritto una cosa BEN DIVERSA:
"Come vedi i due core sono collegati alla System Request Queue".
Stiamo parlando di come è fatta l'architettura di un Athlon Dual core e te per sostenere il tuo ragionamento tecnico ti aggrappi alle proposizioni grammaticali :rolleyes: e poi vieni precisare in modo errato quello che ho detto nel primo mio post.

AMD l'ha introdotto ai tempi dei primi Athlon, quindi parecchio tempo fa. Che non l'abbia fatto per sport è evidente. Che l'adozione di MOESI al posto di MESI comporti dei vantaggi è evidente. Ma questo è UN ALTRO DISCORSO (rispetto a quello che stavamo facendo), come avrai già intuito...
Veramente AMD l'ha introdotto per gli athlon MP, architettura che già integrava la comunicazione a livello superiore del northbridge, ti sei prodigato a cercare che il protocollo moesi era già negli athlon ma non sei andato a vedere perchè c'era...

Dico che MESI e MOESI che non c'entrano assolutamente niente sul COME possono essere collegati due core, e che quest'ultima è soltanto una scelta del costruttore.
Spero che adesso sia chiaro.

Certo che la tira fuori, ma perché l'analisi ha uno scopo ben preciso: far notare la MIGLIOR EFFICIENZA derivante dall'uso del protocollo di coerenza MOESI usato per le cache. Che, come ho già detto, risale ai tempi degli primi Athlon, quando ancora di dual core non se ne parlava...

E' chiaro ma evidenzia che non hai capito bene il discorso: collegare i due core dle P4 o del P-M non serve a niente, a meno di non cambiare l'architettura di fondo, quindi sicuramente per i tempi di uscita dello yonah difficilmente i due core saranno in comunicazione.
Tra l'altro il dual core non c'entra niente, la comunicazione tra core c'è anche senza avere due core sullo stesso die.

Hai detto di più invece: hai tratto delle conclusioni diverse da quello che è scritto in quella pagina.
Non ho tratto conclusioni diverse, ho tratto altre conclusioni non menzionate, cosa evidentemente normale per chi ragiona su quello che legge.

Ed è anche abbastanza intuitivo, visto che AMD ha cambiato il protocollo MESI in concomitanza con l'uscita del suo primo sistema SMP che comunica ad un livello più alto del northbridge.


P.S: Per quanto riguarda le altre due discussioni, mi pare di aver detto tutto quello che serviva, se poi te non sei ancora convinto è un problema è esclusivamente tuo.

Veramente sei forse l'unica persona che considera il core assieme al memory controller, confondere il die con il core è un errore quantomeno grossolano.
Mi fai vedere dove l'avrei fatto cortesemente? Se vai a controllare quello che ho scritto, ho parlato propriamente di core a seconda del contesto: quando si parlava di processori con un solo core, con "core" ho inteso tutto l'insieme; quando si parlava di sistemi dual core, con "core" mi riferivo a ogni singola CPU senza MCH.
No, mi spiace, un core è un core: ha una pipeline, eventualmente una cache e una logica, un memory controller non fa parte del core come puo' esserlo una unità ALU, sono due cose diverse, che funzionano in modo completamente differente.
Mi fai vedere quale criterio usi per stabilire cosa deve stare in un core e cosa no?
Stiamo parlando di come è fatta l'architettura di un Athlon Dual core e te per sostenere il tuo ragionamento tecnico ti aggrappi alle proposizioni grammaticali :rolleyes:
Se per te la lingua italiana è un optional, dillo pure. Perché è OVVIO, per chi la conosce, che con quel cambiamento hai COMPLETAMENTE STRAVOLTO quello che stavo dicendo.
La lingua è un mezzo per veicolare le informazioni: se sbagli a usarla le informazioni che arriveranno avranno subito delle modifiche, come hai fatto.
e poi vieni precisare in modo errato quello che ho detto nel primo mio post.
Mi fai vedere dove e come avrei sbagliato? E questa volta evita di saltare a pié pari la richiesta, come tuo solito.
Veramente AMD l'ha introdotto per gli athlon MP,
Falso: Presentazione AMD Athlon (http://search.amd.com/cs.html?url=http%3A//www.amd.com/us-en/assets/content_type/white_papers_and_tech_docs/architecture_wp.pdf&qt=%2Btopic%3A1325960345,+United+States+||+The+World%E2%80%99s+First+Seventh-Generation+x86+Processor+Delivering+the+Ultimate+Performance+for+Cutting-Edge+Software+Applications+August+28+2000,+|+language%3Aen&col=&n=1)

"AMD Athlon™ Processor Architecture

The World’s First Seventh-Generation x86 Processor: Delivering the Ultimate Performance for Cutting-Edge Software Applications

AMD Athlon Processor Architecture August 28, 2000

The AMD Athlon processor’s cache architecture is the first to incorporate a system based MOESI (Modify, Owner, Exclusive, Shared, Invalid) cache control protocol for x86 multiprocessing platforms. Since the system logic manages memory coherency throughout the system by specifying all cache state transitions, either using a MESI or MOESI cache coherency protocol, and by filtering out unnecessary processor snoops, AMD Athlon processors are designed to deliver exceptional performance in both uniprocessor and multiprocessor system configurations."

Questo è il documento di presentazione del PRIMO Athlon: all'epoca c'era solamente lo Slot A e nessun sistema né chipset per supportare due Athlon.

Se le cose non le sai, "salle", altrimenti sta zitto.
architettura che già integrava la comunicazione a livello superiore del northbridge,
Che cosa vuoi dire di preciso?
ti sei prodigato a cercare che il protocollo moesi era già negli athlon ma non sei andato a vedere perchè c'era...
Vediamo... Era il primo Athlon e non c'era ancora nemmeno l'ombra di un sistema dual processor basato su Athlon: a cosa sarà servito introdurre il protocollo MOESI per AMD? Perché complicarsi la vita se non avrebbe tratto subito beneficio da ciò?

La butto lì: magari perché AMD, come Intel, progetta un processore, e poi utilizza lo stesso progetto apportando minime modifiche per coprire settori diversi?
E' chiaro ma evidenzia che non hai capito bene il discorso: collegare i due core dle P4 o del P-M non serve a niente,
Io l'ho capito benissimo, invece. Collegare i due core con lo stesso meccanismo avrebbe migliorato le prestazioni: anziché accedere sempre e comunque al (lento) chipset, almeno per lo scambio di dati fra i due core la comunicazione sarebbe stata notevolmente più veloce.
a meno di non cambiare l'architettura di fondo,
Non vedo dove sta il problema: è quel che, in parte, ha fatto anche AMD. Non dirmi che Intel non ha le risorse per realizzare un sistema simile a quello di AMD...
quindi sicuramente per i tempi di uscita dello yonah difficilmente i due core saranno in comunicazione.
Probabile, se Intel non ha mai perso tempo a sviluppare un sistema come quello di AMD. Colpa sua, comunque, ma non è che fosse impossibile farlo.
Tra l'altro il dual core non c'entra niente, la comunicazione tra core c'è anche senza avere due core sullo stesso die.
Cioé? Qui si sta parlando dei nuovi sistemi con due core nello stesso die.
Non ho tratto conclusioni diverse, ho tratto altre conclusioni non menzionate, cosa evidentemente normale per chi ragiona su quello che legge.
Bene, allora non avrai difficoltà, visto che ti viene così facile ragionare su quello che leggi, a farmi vedere in base a quale parti di quel documento hai tratto le tue conclusioni, specificando chiaramente il legame fra la trattazione del protocollo MOESI e l'influenza che ha nell'implementazione della comunicazione fra due core.
Ed è anche abbastanza intuitivo, visto che AMD ha cambiato il protocollo MESI in concomitanza con l'uscita del suo primo sistema SMP
Il protocollo è rimasto sempre lo stesso, il MOESI e non il MESI.
che comunica ad un livello più alto del northbridge.
Come sopra: cosa intendi con ciò?
P.S: Per quanto riguarda le altre due discussioni, mi pare di aver detto tutto quello che serviva, se poi te non sei ancora convinto è un problema è esclusivamente tuo.
Se dici delle cose errate, il problema invece è tuo, non mio.

A parte il fatto che dovresti imparare a quotare decentemente e a postare i link usando tiny-url, guarda che il discorso era chiuso al post #36,
le tue aggiunte sono completamente inutili, e il tuo divagare sull'ovvio e l'insensato non è altro che un tentare di fare il "io so più di te" che si addice
più ai bambini delle elementari che ad un "Dottore" come hai scritto in firma :rolleyes:

AMD ha introdotto la flag Owner per l'SMP nelgli athlon (appunto per l'uso con gli athlon MP), inutile che divaghi sul fatto che l'ha introdotto nell'athlon,
perchè chiaramente -dato che l'athlon aveva come target anche il multi processore- e più che ovvio che abilitata o no quella flag c'era anche sul resto
dei K7.

Quindi smettila di dire banalità o di chiedere spiegazioni a concetti che sicuramente conosci almeno a grandi linee, perchè non sarò io a spiegarteli e
sicuramente non in questo thread.
Non ho tempo da perdere a farti capire quello che non comprendi, soprattutto dopo il tono che usi in alcuni tuoi post.

figurarsi se non finiva con un

dovresti imparare

guarda che il discorso era chiuso al post #

le tue aggiunte sono completamente inutili

il tuo divagare sull'ovvio e l'insensato

di fare il "io so più di te"

ai bambini delle elementari che ad un "Dottore" come hai scritto in firma :rolleyes:

Quindi smettila di dire banalità

Non ho tempo da perdere a farti capire quello che non comprendi

dopo il tono che usi in alcuni tuoi post.

AHAHHAHAHAHAHAHAHHAHAHA

cioè dread, sei ridicolo... continui a dire cose che NON SI REGGONO IN PIEDI MANCO DAL PUNTO DI VISTA LOGICO, nel corso di un thread cambi le carte in tavola tre volte dicendo che prima scherzavi o che non abbiamo capito un cazzo (ambisci a fare il premier?) e che se SOLO AVESSI QUEL BRICIOLO D'UMILTA' DI ANDARTI A RILEGGERE LE COSE CHE HAI SCRITTO 3 POST PRIMA FORSE EVITERESTI DI FARE REGOLARMENTE FIGURE e forse ti renderesti conto chi è incoerente, chi fa finta di non capire, chi le idee le ha confuse, chi si arrampica sugli specchi...

ma no, vai così che sei figo, si anche per la firma, altro che quella del dottore ahahhahahah


ps: avrei un po' di cosette da dire nel merito, ma è inutile, tanto come hai appena dimostrato a te piace parlare solamente di quanto l'altro non capisce un cazzo, tralasciando di dimostrarlo con gli argomenti

A parte il fatto che dovresti imparare a quotare decentemente
Questa è una cosa che so fare molto bene.
e a postare i link usando tiny-url,
Apprezzo le critiche costruttive: va bene così? ;)
guarda che il discorso era chiuso al post #36,
Questo risulta soltanto a te: io aspetto anche ancora la dimostrazione della tua "mirabile" deduzione... :asd:
le tue aggiunte sono completamente inutili, e il tuo divagare sull'ovvio e l'insensato non è altro che un tentare di fare il "io so più di te" che si addice più ai bambini delle elementari che ad un "Dottore" come hai scritto in firma :rolleyes:
Guarda caso sono i bambini delle elementari che preferiscono non rispondere e cambiare discorso quando sono presi con le mani nella marmellata. :rolleyes:

Poi in questo forum si verifica puntalmente che quando uno non ha argomentazioni per sostenere le proprie idee e chiudere una discussione ormai divenuta troppo scomoda, scrive l'ultimo messaggio spostandola sul personale, gettando fango sull'interlocutore, e tirando in ballo il titolo.
E' una cosa sistematica. E sistematicamente chi lo fa ha sempre dimostrato di avere torto marcio.

La cosa paradossale, in questo caso, è che tu sei di quelli che tempo addietro si vantavano di aver dato il corso di "Calcolatori degli Elaboratori" all'università, e che per questo motivo per cui ti ritenevi il detentore della verità assoluta. Come dire: il titolo, se serve a pararsi il culetto, lo si tira in ballo, eccome... :rolleyes: :mc:

Stranamente io non ho mai tirato in ballo il mio titolo per sostenere le mie idee: non ne ho mai avuto bisogno, perché mi sono sempre bastati i fatti e la logica... ;)
AMD ha introdotto la flag Owner per l'SMP nelgli athlon (appunto per l'uso con gli athlon MP), inutile che divaghi sul fatto che l'ha introdotto nell'athlon, perchè chiaramente -dato che l'athlon aveva come target anche il multi processore- e più che ovvio che abilitata o no quella flag c'era anche sul resto dei K7.
QUEL flag: è maschile.

Comunque il protocollo MOESI non riguarda soltanto la cache del processore, e dovresti saperlo.
Quindi smettila di dire banalità o di chiedere spiegazioni a concetti che sicuramente conosci almeno a grandi linee, perchè non sarò io a spiegarteli e sicuramente non in questo thread.
Non ho tempo da perdere a farti capire quello che non comprendi, soprattutto dopo il tono che usi in alcuni tuoi post.
Diciamo che hai capito che sei con spalle al muro e non hai via di scampo, per cui è meglio battere in ritirata: una fuga è sempre meglio di una dolorosa sconfitta... :mc:

D'altra parte, nell'altro thread che ci riguarda continui ancora a discutere perché percepisci (male) che hai qualche possibilità di riuscire a "farmi fuori": eppure la persona con cui discuti è sempre la stessa. Lo stesso "bambino delle elementari" con cui in questo momento stai provando in tutti i modi a chiudere un discorso iniziato male e che sta per finire molto peggio per te.

Coerenza: zero. :rolleyes:

Ma non ti preoccupare, se vuoi fuggire fallo pure: farò finta di essere così poco intelligente da non aver capito cosa ti passa per la mente, lasciando cadere nell'oblio questo thread. :p Tanto chi legge ha sicuramente capito che sta dalla parte del torto e della ragione... ;)

Nel frattempo preparo i chiodi da piantarti per crocifiggerti anche sull'altro... :asd:

yawn

Ti rammento che sei quello che non avevi la minima idea di che tipologia di unità imul avevano inserito nel prescott (oltre a non conoscerne consumi e numero di transistor impiegati), confondi die con core, non capisci la funzionalità di un multiplexer e non hai la minima cultura sulla produzione di chip... eppure sei riuscito a fare tipo 200 post su 4 discussioni che vertevano su questi argomenti, quello che non esprime coerenza non sono certo io :)

Ora rispondi da solo a questa domanda: perchè dovrei continuare a discutere con te su questi argomenti (visto che ogni 2x3 chiedi spiegazioni) perdendo il mio tempo?

Tu vivi sui forum per crare flame, io vivo sui forum per condividere informazioni con altri.

D'altra parte, nell'altro thread che ci riguarda
Riguarda chi scusa?
Ma guarda che ti rispondo per compassione eh...

I thread riguardano tutto il forum se non te ne sei accorto, se fosse per te e basta avrei smesso di risponderti al primo post.

(oltre a non conoscerne consumi e numero di transistor impiegati)

senti ma... il bello è che sei convinto... da quant'è che non fai page up in questo topic?

Guarda che mi riferivo ai consumi (ridotti) della imul con lookup table (che con precisioni alte e operandi a tanti bit ha uno sfacelo di transistor)

Cque sono convinto, scusa hai qualche dubbio? Se non ero convinto non ero qua :)
A parte i quote chilometrici di cidimauro completamente illeggibili dove riesce per fino a dirmi che la flag è maschile :ciapet: ah pardon il flag :D non mi pare che abbia ancora detto niente di più sensato di quello che ho scritto io, tantomeno che possa dire il contrario.

In compenso si è già rimangiato più volte quello che ha scritto, quando semplicemente poteva chiarirsi subito, invece di continuare a discutere (vedi il "dalla" che diventa un "alla") e il K8 che prima nel core ha l'mch poi ce l'ha separato e via andare.

Questo perchè quando si discute per flammare si finisce sempre in questi casini inutili.

scusa non avevo capito che ti riferivi all'imul =)

per quanto riguarda il discorso del core, beh, dai... non venirmi a dire che puoi trovare una definizione univoca della cosa... anche perchè volendo vedere se parliamo di core in senso stretto io ti posso dire che manco la FPU o la cache fa parte del core! nell'uso comune quando si parla di core - corretto o scorretto che sia - si parla di tutto l'assieme... le distinzioni su cosa fa una parte e l'altra vengono dopo: ad es. quando si parla dell'athlon 64 (a core singolo) si parla di "core" per tutto l'assieme (infatti troverai ovunque scritto che il controller della RAM è "integrato nel core")...

star qui a far le lotte di religione su queste cose che possono avere una doppia interpretazione mi sembra veramente fuori luogo...

per quanto riguarda il discorso del core, beh, dai... non venirmi a dire che puoi trovare una definizione univoca della cosa... anche perchè volendo vedere se parliamo di core in senso stretto io ti posso dire che manco la FPU o la cache fa parte del core! nell'uso comune quando si parla di core - corretto o scorretto che sia - si parla di tutto l'assieme... le distinzioni su cosa fa una parte e l'altra vengono dopo: ad es. quando si parla dell'athlon 64 (a core singolo) si parla di "core" per tutto l'assieme (infatti troverai ovunque scritto che il controller della RAM è "integrato nel core")...

Scusa ma mi pare più corretto dire che il controller è integrato nel die, visto che il controller non fa parte della pipeline. Anche perchè "sempre detto mi pare un po' strano, visto che non mi ricordo processori con mch integrato nel die prima del K8, almeno non tra le cpu molto conosciute.

Io nel core non cinsidererei nemmeno le cache, pero' vabhe sono punti di vista a seconda di chi progetta o di chi programma o altro.
O forse ho questa idea perchè guardo troppo i diagrammi a blocchi dei paper e delle presentazioni :D

Scusa ma mi pare più corretto dire che il controller è integrato nel die, visto che il controller non fa parte della pipeline. Anche perchè "sempre detto mi pare un po' strano, visto che non mi ricordo processori con mch integrato nel die prima del K8, almeno non tra le cpu molto conosciute.

oh ciula, ho scritto OVUNQUE, mica sempre... hai qualche problema nel bus che porta i dati decodificati dall'unità di lettura testuale al resto del cervello =)

se leggi un po' in giro, difatti, troverai ovunque scritto che il controller è integrato nel core. poi te l'ho detto pure io, può essere scorretto, però è uso comune.

Io nel core non cinsidererei nemmeno le cache, pero' vabhe sono punti di vista a seconda di chi progetta o di chi programma o altro.
O forse ho questa idea perchè guardo troppo i diagrammi a blocchi dei paper e delle presentazioni :D

più che altro è che è più facile considerare un pezzo di silicio come un coso unico =)

ok :D

yawn
Se ti annoi, non postare. A me non annoia certamente argomentare ciò che sostengo.
Ti rammento che sei quello che non avevi la minima idea di che tipologia di unità imul avevano inserito nel prescott (oltre a non conoscerne consumi e numero di transistor impiegati),
Non è certo una mia competenza. E poi parli tu che pomposamente hai detto che ci sono diversi moltiplicatori, ma quando ti ho chiesto di dirmi quale calzerebbe con le specifiche di Prescott, hai fatto scena muta. :mc:
confondi die con core,
Non mettermi in bocca parole che non ho detto: come ti ho già chiesto DIVERSE ALTRE VOLTE, mi fai vedere dove l'avrei scritto? In mancanza di PRECISI riscontri, certamente potrò dire di te che sei un bugiardo e un mistificatore.
non capisci la funzionalità di un multiplexer
1) Quando mai ne abbiamo parlato?
2) Quando studiavo multiplexer e demultiplexer tu stavi ancora fra le baccia della mamma a farti cullare.
e non hai la minima cultura sulla produzione di chip...
Non è il ramo che ho scelto. Poi se mi fai vedere in cosa avrei sbagliato, magari ne prenderò atto... In mancanza, vedi sopra.
eppure sei riuscito a fare tipo 200 post su 4 discussioni che vertevano su questi argomenti, quello che non esprime coerenza non sono certo io :)
Su tutte le cose di cui abbiamo discusso ho mostrato competenza, anche se non è il ramo che ho scelto. Viceversa, tu che ti vanti di avere studiato (è un eufemismo, chiaramente), hai palesato la tua ignoranza in materia.
Se poi, come al solito, mi fai vedere dove avrei sbagliato...
Ora rispondi da solo a questa domanda: perchè dovrei continuare a discutere con te su questi argomenti (visto che ogni 2x3 chiedi spiegazioni) perdendo il mio tempo?
Semplicemente per difendere ciò che TU hai scritto, no? Altrimenti rischi di passare per un pallonaro.

Quanto alle spiegazioni, visto che il tuo scopo è fare informazione, quando scrivi qualcosa di oscuro e qualcuno ti chiede gentilmente di essere più chiaro, mi sembra QUANTO MENO DOVEROSO scrivere qualcosa per cercare di far capire agli altri ciò che intendi.

Poi è chiaro che il mondo è pieno di gente che dice cose anche completamente prive di senso, e non deve dar conto a nessuno, ma non sono certo delle persone che vengono classificare come "normali"...
Tu vivi sui forum per crare flame,
Mi fai vedere quando l'avrei fatto?
io vivo sui forum per condividere informazioni con altri.
Bene, vedi sopra: incomincia spiegando quel che volevi dire.
Riguarda chi scusa?
Ma guarda che ti rispondo per compassione eh...
Non ho bisogno della tua compassione: se è solo questo il motivo, ti lascio libero di non rispondermi affatto, OK?
D'ora in poi se continuerai a rispondere vuol dire che lo starai facendo per tutelare i tuoi interessi.
I thread riguardano tutto il forum se non te ne sei accorto, se fosse per te e basta avrei smesso di risponderti al primo post.
Bene. Allora non tirare fuori la storia della compassione perché non attacca, e porta avanti la discussione portando dei fatti, altrimenti rischi di passare per uno che continua ad arrampicarsi sugli specchi pur di non perdere la faccia...

Guarda che mi riferivo ai consumi (ridotti) della imul con lookup table (che con precisioni alte e operandi a tanti bit ha uno sfacelo di transistor)
Quindi è quella che usa il Prescott e che s'inquadra perfettamente coi parametri della sua unità imul?
A parte i quote chilometrici di cidimauro completamente illeggibili
Sei l'unico che si lamenta della leggibilità dei miei messaggi: son problemi tuoi se non riesci a compredere ciò che ci sta scritto.
dove riesce per fino a dirmi che la flag è maschile :ciapet: ah pardon il flag :D
Ma non hai detto tu che se vedi passare un'informazione sbagliata ti senti in dovere / diritto di correggerla? :mc:
non mi pare che abbia ancora detto niente di più sensato di quello che ho scritto io, tantomeno che possa dire il contrario.
Invece l'ho ampiamente dimostrato. Da parte tua invece, mancano CHIARE ED EVIDENTI smentite ai punti che ho sollevato: non fai altro che tirarla sul vittimismo, pretendendo di far passare le balle che racconti come il verbo rivelato.

Invece di arrampicarti sugli specchi, riprendi ciò che ti ho scritto, e rispondi PUNTO PER PUNTO in maniera chiara e senza giri di parole che lasciano il tempo che trovano. Ovviamente se ne sei capace.
In compenso si è già rimangiato più volte quello che ha scritto,
Non l'ho MAI fatto. Mi fai vedere quando l'avrei fatto? In mancanza, come al solito, ti considererò un BUGIARDO.
quando semplicemente poteva chiarirsi subito,
Il mio messaggio era chiaro, a chi ne mastica qualcosa. Poi per quelli che non ci sono arrivati subito, ho anche chiarito in maniera inequivocabile ciò che intendevo dire, ma tu continui a ricamarci le tue lamentazioni invece di prenderne atto e chiudere la discussione, oppure rispondere chiaramente a quello che ho scritto... :mc:
invece di continuare a discutere (vedi il "dalla" che diventa un "alla")
A sQuola non te l'hanno insegnato l'italiano? Con quei cambiamenti che reputi di ben poco conto, arrivi a STRAVOLGERE COMPLETAMENTE IL SIGNIFICATO di quello che ho detto. Ti pare una cosa normale?
e il K8 che prima nel core ha l'mch poi ce l'ha separato e via andare.
Non è proprio quello che ho detto. Non è che per caso hai difficoltà di comprensione della lingua italiana? Perché a questo punto ho un dubbio in merito. Se così non fosse, mi faresti vedere quando avrei scritto quelle cose?
Questo perchè quando si discute per flammare si finisce sempre in questi casini inutili.
E' proprio quel che fai tu, pur di uscirne con la faccia pulita... :mc:
Se poi vuoi affrontare la discussione dal punto di vista tecnico, facendomi vedere dove avrei sbagliato, io sono ampiamente disponibile.

Scusa ma mi pare più corretto dire che il controller è integrato nel die, visto che il controller non fa parte della pipeline. Anche perchè "sempre detto mi pare un po' strano, visto che non mi ricordo processori con mch integrato nel die prima del K8, almeno non tra le cpu molto conosciute.

Io nel core non cinsidererei nemmeno le cache, pero' vabhe sono punti di vista a seconda di chi progetta o di chi programma o altro.
O forse ho questa idea perchè guardo troppo i diagrammi a blocchi dei paper e delle presentazioni :D
Appunto. Perché non c'è un criterio oggettivo per "sezionare" un processore e dire cosa fa parte del core e cosa no.
Se per te "il controller non fa parte della pipeline" lo stesso si può dire di tante altre cose: perfino delle unità di esecuzione.