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HUAWEI ha pubblicato nuovi dettagli sulla Tau Scaling Law V2 e sul processore Kirin 2026, che promette un incremento del 55% della densità dei transistor e consumi inferiori del 41% mantenendo lo stesso nodo produttivo. La roadmap estende l'architettura LogicFolding anche ai futuri acceleratori IA della famiglia Ascend.

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Notare che é da circa i 32nm/28nm che i processi produttivi "descritti in nanometri" non hanno corrispondenza con i transistor ed i layout circuitali tipici dei processi che si limitavano a shrinkare FET "lineari".

"Tau Scaling Law" é molto simile a quello che viene già fatto con i processi produttivi avanzati "occidentali", con la differenza che non vengono utilizzati macchinari EUV.

Es:
Se tu prendi una fab che ha "solo" macchinari DUV e diciamo riesci a produrre con buone rese chip fino a 8nm "equivalenti", se passi ad utilizzare i layout CFET riesci tranquillamente a produrre chip fino a 4nm "equivalenti" sempre con gli stessi macchinari.

I grossi produttori tipo Samsung, TSMC, Intel hanno già accesso ad EUV e quindi riservano lo sviluppo dei layout CFET "ai processi successivi" (7A ed 1A) senza investire risorse su processi CFET ad hoc per i machinari DUV, i cinesi invece hanno convenienza eccome a farlo.

Idem per l'aggiungere layer, ecc. Ogni layer in più rende piü complesso avere rese produttive decenti, ma se hai solo macchinari DUV ne vale la pena.