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"Mal comune, mezzo gaudio" recita un detto popolare, ed è proprio quello che avranno pensato in Samsung dopo aver appreso che anche TSMC sarebbe in ritardo sui tempi previsti nell'avvio della produzione di chip a 3 nanometri. Il problema? La carenza di macchinari, frutto dello stop alle attività a causa della pandemia di COVID-19.

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Qualche anno fa si diceva che i 7nm erano il massimo della miniaturizzazione possibile per via dei limiti fisici del supporto.. come riescono a raggiungere i 3nm?

@demon77 semplice,li hanno messi sotto una pressa da 100T.
Scherzi a parte,il limite teorico dovrebbe essere 1nm ma con conseguenti disturbi elettromagnetici sul circuito,detta in parole povere.

Credo che lo si dicesse delle tecniche di litografia non UV.
Inoltre c'è il discorso che i "nm" di cui parlano le fab non sono veri nanometri.
In un nanometro mi pare ci stiano circa 3 atomi di silicio, quindi credo che andare sotto al nanometro sia impossibile.

Qualche anno fa si diceva che i 7nm erano il massimo della miniaturizzazione possibile per via dei limiti fisici del supporto.. come riescono a raggiungere i 3nm?
Il numerino che c'è prima della sigla "nm" oramai non è più molto indicativo da diversi anni, sono più sigle commerciali per identificare determinati steps. Detto ciò la legge di Moore è quella che ogni anno muore sempre il prossimo.


In un nanometro mi pare ci stiano circa 3 atomi di silicio, quindi credo che andare sotto al nanometro sia impossibile.
Con il solo silicio forse no, con l'aggiunta di qualcos'altro potrebbe.

Comunque sia ben 2 salti di nodi da parte di TMSC entro il 2022 ( inizio o fine che sia ) sarebbe un duro colpo per Intel .... ritardi compresi.

@demon77 semplice,li hanno messi sotto una pressa da 100T.
Scherzi a parte,il limite teorico dovrebbe essere 1nm ma con conseguenti disturbi elettromagnetici sul circuito,detta in parole povere.

Il punto della questione era il fatto che un gate più piccolo di un certo limite non era più in grado di fermare gli eletrroni rendendo quindi inservibile il transistor..
Questo limite erano appunto i famosi 7nm..

Con il solo silicio forse no, con l'aggiunta di qualcos'altro potrebbe.

Ne dubito, quelle sono dimensioni atomiche, e gli altri elementi hanno dimensioni dell'atomo che non si discostano poi tanto da quelle del silicio.

Se invece intendi, fare qualcosa che abbia prestazioni migliori, allora si, con altri materiali, e/o altre strutture, probabilmente si riuscirà.

Il punto della questione era il fatto che un gate più piccolo di un certo limite non era più in grado di fermare gli eletrroni rendendo quindi inservibile il transistor..
Questo limite erano appunto i famosi 7nm..

Credo che i "nm" che indicano le fab sia la dimensione più piccola di una qualche caratteristica dei transistor:

qui un esempio http://nanoscale.blogspot.com/2015/07/what-do-ibms-7-nm-transistors-mean.html

Dove fa l'esempio di processo 14nm, e i 14nm sono la larghezza delle "fin" dei transistor (pinne? non so se in italiano c'è un termine migliore). Mentre la larghezza del gate è sui 40-50nm.

Segno che anche con i "7nm" il gate è ancora abbastanza largo da poter funzionare.

@demon77 semplice,li hanno messi sotto una pressa da 100T.
Scherzi a parte,il limite teorico dovrebbe essere 1nm ma con conseguenti disturbi elettromagnetici sul circuito,detta in parole povere.

Forse volevi dire... "li hanno trovati sotto una pressa da 100T"...
("hasta la vista, baby!" cit. Terminator 2)

Per desktop cambia poco, ora sono previsti i 3nm per il Q3/Q4 del 2022 con i soliti chip mobile ARM.
Ad esempio per ZEN i 3nm non dovrebbero essere usati prima di ZEN6 (Ryzen 7000) previsti per la seconda metà della anno 2024.