Rispondo a tutti i commenti postati finora... se avete altre segnalazioni da fare, vi chiedo di farmele avere (anche) in email (
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Nel P4 sono le unità di elaborazione degli interi a lavorare a frequenza doppia, e neanche per tutte le istruzioni.
Per la cache L2 dei processori Pentium, ho specificato un valore tipico, corrispondente alla cache supportata dai chipset Intel al momento del lancio. Nella guida alle CPU AMD (in preparazione) per i K6 sono specificati valori più elevati dal momento che, col passare del tempo, questi erano diventati i valori tipici.
I bus utilizzati dalla 6^ generazione Intel sono:
- GTL+ per i Pentium Pro (ok)
- AGTL+ per i PII/PIII e Celeron (esclusi i tualatin)
- AGTL (a bassa tensione) per i Tualatin (ho corretto)
Le CPU PII/PIII Xeon supportavano anche configurazioni a 8 processori, mi pare che il chipset fosse il Profusion, ma non ricordo nemmeno se fu mai commercializzato. In alternativa, c'erano soluzioni della ServerWorks. Si trattava comunque di soluzioni molto costose in cui erano presenti 2 bus AGTL+.
Certo il socket fu reintrodotto con i Celeron anche per i miglioramenti tecnologici, ma ricordo che i Covington erano su montati su schedina pur non avendone bisogno. Un'interpretazione è dunque che il ritorno al socket sia stato affrettato dai costi del Mendoncino.
Mi sembra di aver risposto a tutti... Saluti ;).