Link alla notizia: http://www.businessmagazine.it/news/un-server-rack-ad-alta-efficienza-con-processori-tilera-e-512-core_33022.html

Tilera, in collaborazione con Quanta, presenta una soluzione server a 2 unità rack che integra 4 sistemi dual socket indipendenti per un totale di 512 core. Ottima efficienza, ma solo con applicazioni che ne sfruttino al meglio l'architettura

Click sul link per visualizzare la notizia.

3 stadi di pipeline e 90nm... arrivera' al ghz?

Quando vedo queste configurazioni da mila-mila CPU mi viene da pensare:

L'unione fa la forza!!

:D :D

3 stadi di pipeline e 90nm... arrivera' al ghz?
ArsTecnica parla di:
Tilera's cores implement a very simple VLIW design with two integer ALUs and a load-store pipe (at least, I'm pretty sure that the third execution pipeline is load-store).
Quindi magari sono 3 stage di esecuzione, più che 3 stage di lunghezza. Quindi permetterebbe di eseguire 3 istruzioni contemporaneamente.
La ISA di queste CPU è di tipo VLIW, quindi con parallelismo esplicito nell'opcode. Con 3 sole pipeline è sicuramente più semplice che in Itanium...
Senza contare che non sono CPU general purpose, mancano infatti di FPU.

accetto la tua spiegazione, perche' con una pipeline lunga 3 stadi difficile che anche a 0.28 riesca ad ottenere il ghz... va' da solo che non conta nulla.. potrebbe avere anche 1mhz di clock ed essere decisamente piu' potente di una CPU general porpouse da 4ghz...

era solo per togliermi la curiosita'... VLIM a 64bit (!), o a 256 (od oltre)?

http://www.tilera.com/products/TILE64.php

si parla di "3-way VLIW". Pero' per il TILE-Gx invece si parla di 3 stadi di pipeline... mah!

Cmq, se vi interessa, qui:

http://www.stanford.edu/class/ee380/winter-schedule-20092010.html

c'e' un intervento del fondatore di Tilera (ovviamente professore del MIT :) , ci sono le slide da scaricare e forse si riesce anche a vedere il video (e' il talk del 3 febbraio).