WAR - write after read

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A quanto vedo scritto su wikipedia l'hazard di tipo war funziona così:

WAR - Write After Read [modifica]
La dipendenza WAR si verifica allorquando un'istruzione legge un dato che si trova in una locazione in cui un'istruzione successiva sta per salvare un altro dato. Per esempio:

i1. r1 <- r2 + r3
i2. r3 <- r4 x r5

La prima istruzione somma R2 a R3 e pone il risultato in R1, mentre la seconda istruzione moltiplica R4 con R5 e pone il risultato in R3. Per ottenere l'esecuzione corretta del programma bisogna garantire che la prima istruzione legga il valore da R3 prima che la seconda istruzione aggiorni il valore in R3.


Ora il mio problema è capire proprio sto fatto..perchè mai r1 dovrebbe leggere r3 dopo la scrittura di r3 nella seconda istruzione?
Alla fine, in un'architettura a 5 stadi, la lettura dei valori r2 e r3 della prima istruzione dovrebbe essere effettuata nel secondo stadio, ossia nell'operation decode, mentre la scrittura in r3 del risultato della seconda istruzione nel 5 stadio della pipeline..

Qualcuno saprebbe chiarirmi questo fatto?

Grazie

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up

[^TiGeRShArK^]

Non c'entrano nulla gli stadi della pipeline.
Lì si parla di dati letti e scritti da istruzioni diverse.
Poichè tutti i moderni processori sono Out Of Order, non è possibile prevedere a priori l'ordine di esecuzione delle istruzioni, quindi è possibile che si verifichi questo problema in maniera casuale.

[71104]

tutti i moderni processori sono Out Of Order, uh? tutti i processori d'oggi sono guasti? :D :D
il mio veramente in questo momento funziona :D

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Quindi mi stai dicendo che scrivendo del codice assembler x un processore con pipeline a 5 stadi se scrivo istr2 dopo istr1, non è detto che si abbia l'ordine istr1-istr2?

[71104]

Quindi mi stai dicendo che scrivendo del codice assembler x un processore con pipeline a 5 stadi se scrivo istr2 dopo istr1, non è detto che si abbia l'ordine istr1-istr2?
in un processore "Out of Order" (cioè fuori servizio :D) no, non è assolutamente detto :D
altrimenti spero assieme a te di aver capito male perché se così non fosse sarebbe un bello schiaffo ai miei passati anni di esperienza in assembly x86 :D

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in un processore "Out of Order" (cioè fuori servizio :D) no, non è assolutamente detto :D
altrimenti spero assieme a te di aver capito male perché se così non fosse sarebbe un bello schiaffo ai miei passati anni di esperienza in assembly x86 :D

:eek: scusa eh, però la cosa mi incuriosisce..quand'è che si verificherebbe il caso che istr1 venga eseguita dopo di istr2?

In ogni caso, anche se nn l'ho detto prima, io sto studiando su un architettura risc, precisamente un proc mips..cambia qualcosa?
Grazie

[k0nt3]

a occhio mi sembra plausibile che la seconda istruzione possa richiedere molto meno tempo di esecuzione della prima e che quindi possa terminare prima che la prima istruzione legga il valore di R3.. ovviamente non va bene in questo caso, ci deve essere un meccanismo che previene questi errori. mi ricorda molto la teoria della concorrenza delle transazioni nei DB :fagiano:
aspettiamo qualche esperto..

[71104]

a occhio mi sembra plausibile che la seconda istruzione possa richiedere molto meno tempo di esecuzione della prima e che quindi possa terminare prima che la prima istruzione legga il valore di R3.. ovviamente non va bene in questo caso, ci deve essere un meccanismo che previene questi errori. mi ricorda molto la teoria della concorrenza delle transazioni nei DB :fagiano:
aspettiamo qualche esperto..
avevo già studiato il pipelining nelle CPU al corso di Architetture 1, ma non mi ricordo un ciufolo :cry: :cry:
edit - vabbè, almeno mi conservo il 28 :asd: