Link alla notizia: http://www.hwupgrade.it/news/cpu/21537.html

Memory controller a 3 canali per alcune delle cpu Intel basate su architettura completamente rinnovata, attese per il 2008

Click sul link per visualizzare la notizia.

già si sa quando verranno presentate queste cpu?

A 3 canali ? Sinceramente mi sembra un po' un controsenso. In questo modo per sfruttarli bisogna montare 3 moduli di ram sulla scheda madre.
Allora tanto vale passare a 4 canali e raddoppiare i pin sulle ram.

ecco allora mettiamo un bus e un controller per ogni slot della ram...non sarebbe male....

Che spettacolo! questi processori intel (con controller integrato) sono i proci che aspetto per cambiare sistema..... speriamo riesca a resistere così a lungo senza fare acquisti azzardati!!!! :D

alcune versioni di processore della serie Nehalem potrebbero avere un memory controller DDR3 a triplo canale

VEDETE!
tempo fa quando si parlava della limitata velocità delle ddr io avevo intuito una futura adozione di un memory controller con più di due canali, risultato: sono stato preso per un pazzo sparacavolate, qualcuno mi ha risposto (adesso cerco di trovare la discussione) "e una cpu con più di mille pin chi te la fa? pensa prima di postare"
appunto, ho pensato...

Bello! quad core dai bassi consumi con controller dd3 triple channel integrato...chissà in quanto se lo beve un superpi da 1 Mb:stordita:

A 3 canali ? Sinceramente mi sembra un po' un controsenso. In questo modo per sfruttarli bisogna montare 3 moduli di ram sulla scheda madre.
Allora tanto vale passare a 4 canali e raddoppiare i pin sulle ram.piattaforma server

piano con le manifestazioni di amore perchè siamo alla prima implementazione di intel di controller integrati....bisogna vedere se faranno le cose per bene....

piattaforma server
Appunto ancora peggio...quindi per sfruttare il canale triplo con un quantitativo discreto di ram saranno costretti a montare 6 moduli di ram invece di 4...

Quindi, ad esempio, ora come ora montano 4 moduli da 2 Giga se vogliono più ram, dopo dovranno montare 6 moduli da 2 Giga per evitare di perdere il vantaggio del triplo canale...

ecco allora mettiamo un bus e un controller per ogni slot della ram...non sarebbe male....

Mmh... non penso sia possibile... Le motherboard hanno un numero variabile di slot per la memoria RAM a seconda del modello...

Appunto ancora peggio...quindi per sfruttare il canale triplo con un quantitativo discreto di ram saranno costretti a montare 6 moduli di ram invece di 4...

Quindi, ad esempio, ora come ora montano 4 moduli da 2 Giga se vogliono più ram, dopo dovranno montare 6 moduli da 2 Giga per evitare di perdere il vantaggio del triplo canale...

ma non 3 invece che 2?

ma non 3 invece che 2?
Dipende da quanta ram ti serve...se il tuo server ha già 3 moduli e la vuoi aumentare sei costretto a prenderne altri 3...

Dipende da quanta ram ti serve...se il tuo server ha già 3 moduli e la vuoi aumentare sei costretto a prenderne altri 3...

penso sarà scalabile
1 modulo: single
2 moduli: dual
3 moduli: trial
4 moduli: dual
5 moduli: single :confused: :rolleyes:
6 moduli: trial

certo che se lo faranno complicano le cose non poco :)

penso sarà scalabile
1 modulo: single
2 moduli: dual
3 moduli: trial
4 moduli: dual
5 moduli: single :confused: :rolleyes:
6 moduli: trial

certo che se lo faranno complicano le cose non poco :)

mah, non è che si complica molto così

Non uccidetemi, ma che senso ha integrare il controller nella cpu? ok alle ottimizzazioni, ma ricordiamo che questa scelta ha frenato tanto AMD in passato, non so quanto sia positiva IMHO

Già ogni tanto ci son problemi a far andare la ram in dual channel... figuriamoci con 3 :)

bellissimo e interessantissimo :) ......

stando alle informazioni contenute nella notizia,nehalem sarà un bel balzo in avanti......e pensare che nemmeno siamo a penryn :eek: .....probabilmente Intel è talmente tanto sicura del proprio primato tecnologico che ha già tracciato la propria roadmap con abbondante anticipo :) ......

speriamo bene,bisogna però avere qualcha dato concreto per le mani ;) ....

Mi aspetto che AMD replichi con un controller modulare fino a 4 canali. Non mi sorprenderebbe.

chissà in quanto se lo beve un superpi da 1 MbE che piffero c'entra? Il SuperPi 1M entra tutto in cache, la RAM non la vede neanche di striscio.

Ci pensavo oggi, perchè non fare in più canali oltre al dual.
Problemi di progettazione, problemi elettrici, simmetria per risparmiare?
Se si possono aumentare le prstazioni senza rimetterci un rene però. Scommetto che some minimo si pagherà di + per un trial channel.


Come dico e penso, se non vendessero tutto al minimo cambiamento come se fosse una rivoluzione, avremmo avuto i core duo 5 anni fa.

Il marketing tirato è la bestia nera del commercio.

Mi aspetto che AMD replichi con un controller modulare fino a 4 canali. Non mi sorprenderebbe.



AMD.......come no, stanno avendo problemi con i tempi del profetico k10,:mc: posso solo immaginare quanto c sarà da attendere per un "quad channel":rolleyes:

...aspetta e spera :ronf:

Dipende da quanta ram ti serve...se il tuo server ha già 3 moduli e la vuoi aumentare sei costretto a prenderne altri 3...

Se prima ne aveva 3 non sfruttava nemmeno il dual.

Se prima ne aveva 3 non sfruttava nemmeno il dual.
No...mi riferisco ad un sistema con 3 canali. Lo compri e hai 3 canali occupati. Vuoi fare l'upgrade e devi passare a 6 moduli !!!

penso sarà scalabile
1 modulo: single
2 moduli: dual
3 moduli: trial
4 moduli: dual
5 moduli: single :confused: :rolleyes:
6 moduli: trial

certo che se lo faranno complicano le cose non poco :)

in merito ai 5 moduli ho la soluzione... un bel Full :D Un dual e un trial! :sofico:

Intel sembra inarrestabile ormai, esce una novità al mese, direi un periodo davvero "ispirato" per la regina delle cpu.

Commento # 24 di: JohnPetrucci

si, è vero, ma mi spiace per il tracollo di AMd, poichè senza concorrenza efficace nn so quanto posso aspettare per un nuovo pc Intel a buon prezzo; spero Amd si risollevi quel tanto da mantenere le menti sveglie alla Intel;

cmq io punto al Penryl + X38 + DDr2 1066 o al Nehalem +ddr3 1600
:D:D:D:D:D:D

piano con le manifestazioni di amore perchè siamo alla prima implementazione di intel di controller integrati....implementazione che in pratica equivale ad aggiungere la sezione di interfacciamento con la ram e molto probabilmente la prefetch cache presenti nel memory controller hub (il core * di questo) on die, bypassando l' FSB e le due interfaccie fisiche (lato CPU e lato MCH) relative

credo il memory controller sia il problema minore, perchè intel non è esattamente carente di esperienza nella progettazione di chipset con interfaccia ddr/2/3 - diverso discorso per quanto riguarda l' implementazione di connessioni "board level" punto punto - CSI è in effetti la prima soluzione non basata sul modello del front side bus da parte di intel, laddove AMD ha un' esperienza pluriennale con hypertransport ...

il "problema" è che la soluzione integrata introduce anche un nuovo modello HW di scalabilità e multiprocessing (con molta probabilità nativamente NUMA) il che comporta anche nuova logica di arbitraggio e routing dell' IO - ed è questa la parte più critica, se il nuovo processore fosse semplicemente una versione integrata di componenti preesistenti, ci si potrebbe aspettare che non sia più problematico e meno performante di una combinazione Core2 + P35...

ma per le piattaforme multiprocessore utilizzaranno un bus come l'hypertransport di amd oppure uno condiviso come sta facendo finora con gli xeon e gli itanium.

il controller di memoria integrato è già un passo avanti ma nel multiprocessore (soprattutto da 4 in su) è molto più importante che i processori possano avere accesso alle ram senza colli di bottiglia (non come è adesso per gli xeon) così come il dialogo tra di loro avvenga tramite bus NON condivisi (come lo è per l'appunto l'hypertransport di amd)

CSI è in effetti la prima soluzione non basata sul modello del front side bus da parte di intel, laddove AMD ha un' esperienza pluriennale con hypertransport ...

Be', in un certo qual modo anche Intel ha un po' di esperienza con hypertransport, visto che amd, "all'epoca", aveva creato un consorzio aperto e Intel era entrato a farne parte dopo poco, per quel che ricordo. Non mi stupirebbe affatto, quindi, che Intel possa aver già sperimentato in laboratorio l'adozione di hypertransport (con qualche chipset-prototipo modificato a partire da quelli di "serie" ), per verificare le tecnologie "acquisite" tramite il consorzio e valutarne un possibile utilizzo (per la serie impara l'arte e mettila da parte), eventualmente apportando delle modifiche e adattandolo a specifiche esigenze. E non mi stupirei nemmeno se CSI e HTT si assomigliassero un po' (non dico che si ripeterà la storia dei nomi già vista con EM64T e AMD64, ma potremmo andarci vicini).

Naturalmente, può anche darsi che sia un progetto ad hoc partito da zero (ovviamente, Intel ha le risorse per farlo), credo che a questo punto se ne sappia troppo poco, solo che non mi sembrerebbe una scelta troppo logica, visto che Intel già "possiede" (i diritti d'uso di) una tecnologia (almeno) molto simile e collaudata nel tempo (non da Intel, chiaramente, che in ogni caso, se anche stesse implementando una variante di htt, si troverebbe comunque alla prima realizzazione su vasta scala, ma partirebbe da una tecnologia di cui è noto, comunque, che funziona bene per lo scopo). Insomma, nei panni di Intel probabilmente partirei dalle specifiche tecniche di HTT ed eventualmente ne modificherei le caratteristiche per arrivare ad un prodotto più consono alle mie esigenze, invece di partire proprio da zero (ma se Intel è Intel, e io sono solo uno che commenta i suoi annunci, una differenza sul rispettivo modo di fare, da qualche parte, ci dovrà pur essere :p).



Per il discorso del trial channel: che stiano pensando ad una scalabilità dei core per multipli di 3 (o almeno ad un prossimo 6-core), con i canali attribuiti ad un singolo gruppo di core che se li contende (ad esempio, in un 6-core avrei 3 gruppi di 2 core, ciascuno con il suo banco di memoria "dedicato" - una specie di Numa "interno" per gli accessi in memoria dei core di uno stesso socket)? Chissà (l'ho buttata giù così, magari non c'entra una mazza, e invece è solo un modo per aumentare la banda oltre i limiti del dual channel - anche se già un dual channel "completo", volendo, consente accessi indipendenti ai due canali)...


@ dreadd

La prima che hai detto, il corrispettivo di HyperTransport si chiamerà CSI, userà tecnologie all'avanguardia e scoprirà subito se un processore ruba la confettura (rigorosamente SantaRosa) agli altri - scusate, ma non ho resistito :asd:

AMD.......come no, stanno avendo problemi con i tempi del profetico k10,:mc: posso solo immaginare quanto c sarà da attendere per un "quad channel":rolleyes:Secondo te è solo una questione di tempistica? Il fatto è che AMD sta tardando con i suoi processori, ma non credo che abbia problemi a sviluppare un controller come ho detto. Le cause dei ritardi di AMD credo siano altre.

in merito ai 5 moduli ho la soluzione... un bel Full :D Un dual e un trial! :sofico:Cioè dovrebbe avere due controller di memoria integrati? Altrimenti non credo sia fattibile avere un collegamento così asincrono, ci avrebbero già pensato anche adesso che con tre banchi di memoria hai per forza il single channel, e non un single+dual.
No, semplicemente chi mette 5 banchi è un cretino :D A quel punto è meglio toglierne uno, visto che sarebbe più veloce.

A 3 canali ? Sinceramente mi sembra un po' un controsenso. In questo modo per sfruttarli bisogna montare 3 moduli di ram sulla scheda madre.
Allora tanto vale passare a 4 canali e raddoppiare i pin sulle ram.
sinceramente anche a me ha sorpreso il 3, non per "estetica informatica/binaria", ma in quanto, già che c'erano ad aumentare i channel e dato che cmq 4 slot per la ram non sono certo una cosa particolare ma sono considerati nel layout di quasi tutte le mobo anche desktop, anche io mi sarei aspettato almeno 4 canali ... :sofico:

x qul che riguarda i pin della ram, infatti concordo che probabilmente raddioppiare la bandwith del singolo modo raddoppiando i bit di intefaccia dati sia la cosa più efficiente, ma forse anche più costosa come produzione, ma soprattutto nel caso specifico penso che fosse improponibile xché ormai lo standard ddr3 è pure già in commercio ed i futuri standard a breve o medio termine saranno già definiti o quasi (magari con ancora 64 bit di dati)... o no ?
in ogni caso se nehalem deve usare ddr3, il raddoppio dei pin sulla ram non poteva certo avvenire con tale generazione, anche volendo aumentare i canali del mc e anche la volontà fosse stata di farlo nel modo migliore possibile ;)

<cut>
E non mi stupirei nemmeno se CSI e HTT si assomigliassero un po' (non dico che si ripeterà la storia dei nomi già vista con EM64T e AMD64, ma potremmo andarci vicini).no infatti ...che Hypertransport e Crime scene inv... pardon, Common System interconnect finiscano per assomigliarsi è pressochè certo :)
per vari motivi, primi tra tutti che entrambi assolvono alla stessa funzione e si sa dalle anticipazioni, di caratteristiche comuni (come, se non ricordo male, la possibilità di funzionare in assenza di piste perfettamente calibrate e parificate grazie a un accorgimento a livello di signaling )

sono però propenso a credere che intel implementerà CSI su tecnologia proprietaria (usando magari solo un sistema di signaling di "livello fisico" proprietario) perchè questo le consentirebbe, diversamente da una soluzione basata su uno standard aperto, di ricevere royalties dai produttori di chipset terzi ...
Per il discorso del trial channel: che stiano pensando ad una scalabilità dei core per multipli di 3 (o almeno ad un prossimo 6-core), con i canali attribuiti ad un singolo gruppo di core che se li contende (ad esempio, in un 6-core avrei 3 gruppi di 2 core, ciascuno con il suo banco di memoria "dedicato" - una specie di Numa "interno" per gli accessi in memoria dei core di uno stesso socket)? credo non c' entri tanto il numero dei core, quanto l' intenzione di:
da un lato, trovare un compromesso che consenta di ottenere un' ampiezza di banda consistente senza raddoppiare il numero di piste on board / pin on package (che sarebbero circa 200 per ogni canale DDR ), mantenendo gestibile la complessità circuitale della piastra madre
nonchè introdurre (o se già presente, sfruttare più estensivamente) reti logiche quali crossbar o, meglio ancora, ring bus, che consentirebbero di disaccoppiare il numero di canali indipendenti dal resto dei componenti da servire (core di processori, ma anche periferiche attraverso il tunneling delle richieste DMA ) - questo consentirebbe di scalare, ma direttamente sulla banda fornita più che sul numero di core ;)
Chissà (l'ho buttata giù così, magari non c'entra una mazza, e invece è solo un modo per aumentare la banda oltre i limiti del dual channel - anche se già un dual channel "completo", volendo, consente accessi indipendenti ai due canali)...ricordavo che, almeno per quanto riguarda la serie 800 intel e gli athlon fx, il sottosistema di memoria dual channel era realizzato in lockstep, cioè come un unico canale a 128 bit composto da due da 64, con interleaving dei dati letti da o scritti in memoria ed esecuzione sincronizzata delle due "metà" della singola transazione ( questo sarebbe in effetti alla base della criticità della simmetria dei timings tra i moduli sull' uno e sull' altro canale)
non sono certo invece della situazione sulla serie intel 9xx e successivi 3x :stordita:
La prima che hai detto, il corrispettivo di HyperTransport si chiamerà CSI, userà tecnologie all'avanguardia e scoprirà subito se un processore ruba la confettura (rigorosamente SantaRosa) agli altri - scusate, ma non ho resistito :asd::asd:

sono però propenso a credere che intel implementerà CSI su tecnologia proprietaria (usando magari solo un sistema di signaling di "livello fisico" proprietario) perchè questo le consentirebbe, diversamente da una soluzione basata su uno standard aperto, di ricevere royalties dai produttori di chipset terzi ...

Si, in effetti Intel può permettersi un gioco di questo tipo, contrariamente ad AMD quando ha tirato fuori htt (ma anche x86-64, per certi versi), uno standard chiuso le avrebbe tagliato le gambe. Solo, dicevo che essendo le funzioni molto simili, essendosi dimostrato htt una soluzione valida, ed essendo Intel, quale membro del consorzio htt, in pieno diritto di sfruttare le conoscenze su questa tecnologia, mi sembrerebbe una scelta logica partire da quello che ha già (= conoscenza di htt) per "trarne ispirazione" (anche semplicemente prendendolo come riferimento valido per la struttura d'insieme, o per certi dettagli implementativi, come quello che dicevi) e personalizzare/differenziare la propria soluzione (molto probabilmente proprietaria) come si preferisce, vuoi per necessità tecniche, per introdurre qualcosa che meglio si adatti alle proprie architetture, o per "migliorare" qualcosa (sempre in funzione dei propri scopi), vuoi per questioni economiche.

introdurre (o se già presente, sfruttare più estensivamente) reti logiche quali crossbar o, meglio ancora, ring bus, che consentirebbero di disaccoppiare il numero di canali indipendenti dal resto dei componenti da servire (core di processori, ma anche periferiche attraverso il tunneling delle richieste DMA ) - questo consentirebbe di scalare, ma direttamente sulla banda fornita più che sul numero di core ;)

In effetti pensavo a un disaccoppiamento di questo tipo, però ho pensato anche a un paio di altre cose:

1) finora il numero dei core è semplicemente raddoppiato (1->2->4), ma al prossimo "step" ci ritroveremo con 8 core, oppure potrebbe esserci un processore intermedio con 6 core? magari per questioni di simmetrie nel layout, eventualmente dovute all'introduzione del memory controller e della logica di comunicazione interna dei core (insieme ad una L2 più grande, o eventualmente a una L3, se prevista)?

2) una volta disaccoppiati i canali, come li sfrutto? con un arbitraggio "generalizzato", con i suoi pro e i suoi contro (latenze maggiori?), oppure con una qualche gerarchia dei componenti rispetto alla loro priorità di accesso a ciascun canale, in maniera analoga, se vogliamo, a quello che fa numa con più socket, ancora con dei pro e dei contro (come ogni scelta)?

Mettendo insieme i due dubbi ho pensato: un eventuale 6-core potrebbe sfruttare la soluzione con accesso gerarchico ai canali, avvantaggiandosi del rapporto intero tra le risorse e i canali, così come un 9-core, e così via (ma temo che potrebbe complicare un po' la vita allo scheduler lato software, ma forse non più di tanto). Per quanto riguarda il dma, non potrebbe sfruttare CSI "esternamente", un po' come accade per htt e le vga integrate (che non gravano sul controller integrato nelle cpu amd)?

ricordavo che, almeno per quanto riguarda la serie 800 intel e gli athlon fx, il sottosistema di memoria dual channel era realizzato in lockstep, cioè come un unico canale a 128 bit composto da due da 64, con interleaving dei dati[...]

Si, in effetti dovrebbe essere così. Se la memoria non mi inganna, il northbridge degli Nforce2 aveva un dual channel disaccoppiato, invece. Per quanto riguarda gli amd, ricordavo di aver letto di un disaccoppiamento dei due canali, però non saprei dire se sia stato implementato da "qualche parte", o se invece si trattava di una delle caratteristiche del progetto K8L (che poi, non ho ben capito come, si è trasformato in k10). Per i chipset Intel dopo la serie 800 non ricordo neanch'io. :stordita:

:asd:

No, guarda, non scherziamo con le cose serie: al prossimo nome strano che tirano fuori alla Intel io mi convincerò definitivamente che lo fanno apposta :D :D :D