Link alla notizia: http://www.hwupgrade.it/news/skvideo/18732.html

Per la metà del prossimo anno TSMC metterà a disposizione queste tecnologie produttive per le future generazioni di GPU

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Ma come diamine faranno a raffreddare dei chip cosi piccoli?? Non è che alla fine sarà controproducente??

Ehmmm il titolo parla di 55 nanometri... Non sono 65?

io ho sempre saputo:
tecnologia d'integrazione piu piccola=minor consumo=minor calore....

Altro errore... "Grazie per aver commentato questa news, fra pochi secondi verrai RIPORATO alla pagina precedente"

:D

Ma come diamine faranno a raffreddare dei chip cosi piccoli?? Non è che alla fine sarà controproducente??
Piu' sono piccoli meno dissipano e quindi meno scaldano.
Se intendi dire che la superfice di dissipazione e' piccola, quella non
dipende dal chip in se' ma anche dal package, che resta immutato
(il package e' il contenitore del chip, quello col nome sopra e i piedini sotto)

diciamo che ora siamo a 80nm sia per ati che nvidia, almeno per le gpu che iniziano ora produzione massiccia con i "nuovi stampi"...
(ma mi pare dicapire da precedenti news che nelle serie 7xxx e X1xxx 80 e 90 coesisteranno sino allo stop di produzione delle gpu di queste serie o almeno ancora per diversi mesi...)

entro un 3 mesi si inizia a produrre a 65...

ma almeno il nuovo g80 (e derivati se sarà seguito a "brevissimo" da altri modelli della stessa serie), non so quando "esce", sarà ancora a 80 ...

verso metà 2007 si passa a 55...

... mai visti, né su gpu né su cpu, tanti "sbalzi d'umore" prima ! :D

ma come fanno a risparmiare cmq sui costi di produzione con così tante transizioni in poco tempo e "convivenza" di alcuni processi produttivi ? :wtf:

( così poi, tsmc, sbaglio o "fregherebbe" sul tempo intel o ibm, non so chi è più avanti, nella miniaturizzazione, almeno per quel che riguarda gli "stampi" per chip poi effettivamente da commercializzare ? :D )

Scusate eh...

Ma come diamine faranno a raffreddare dei chip cosi piccoli?? Non è che alla fine sarà controproducente??
Non è mai controproducente per una ragione, alla diminuzione della dimensione del transistor corrisponde quasi sempre una nuova architettura che porta in genere all'aumento del numero di transistor necessari, tutto questo permette di non diminuire la dimensione complessiva del die che potrebbe effettivamente diventare controproducente.
Quello che importa non è tanto la dimensione del transistor (che potrebbe portare più che altro a dei current leakage) ma la dimesione del die. ;)

scusa ma...

io ho sempre saputo:
tecnologia d'integrazione piu piccola=minor consumo=minor calore....
Vero, ma se la dimensione del die diminuisce troppo (causa processo produttivo inferiore) la superficie dissipante diminuisce e dissipare il calore può diventare complesso...

Ehmmm il titolo parla di 55 nanometri... Non sono 65?
La produzione a 65 nm. è già pronta e funzionante, quella a 55 nm. è in fase di test e sarà pronta per H207. ;)

Altro errore... "Grazie per aver commentato questa news, fra pochi secondi verrai RIPORATO alla pagina precedente"

:D
"verrai riporato" non è un errore ma una minaccia perché non hai fatto un commento positivo... anzi scommetto che ad ora se già stato "riporato" e per te non c'è più nulla da fare... :O
:D

Non è mai controproducente per una ragione, alla diminuzione della dimensione del transistor corrisponde quasi sempre una nuova architettura che porta in genere all'aumento del numero di transistor necessari, tutto questo permette di non diminuire la dimensione complessiva del die che potrebbe effettivamente diventare controproducente.
Quello che importa non è tanto la dimensione del transistor (che potrebbe portare più che altro a dei current leakage) ma la dimesione del die. ;)
lo stavo pensando anch'io... ma c'è qualcosa che non mi torna:

se io ho un die, diciamo "molto miniaturizzato" per i tempi attuali, con n transistor e ci metto intono altro silicio inerte o tansitor inutillizzati (la circuiteria in cui passa corrente rimane invariata), ho aumentato la superficie e quindi questo die modificato, a parità di tutto il resto del mondo tranne la dimensione della superficie di contatto, lavorerà a temperatura minore in quanto circondato da silicio inutile ?

o ancora se metto transistor utilizzati in più rispetto al tremine di paragone originale, fino ad un totale per es 2*n, (cioò quello che dicevi tu praticamente, ma non sto parlando di cambio di processo produttivo, tutto il discorso a parità di processo, che con il num di transistor iniziale dà die molto piccoli), sempre a parità di tutto il resto tranne superficie di contatto che è cresciuta e calore prodotto che stavolta aumenta (+ transistor funzionanti), questo chip pure in questo caso lavorerà a temperatura minore rispetto all'originale ?

:wtf:

scusa ma...
io ho sempre saputo:
tecnologia d'integrazione piu piccola=minor consumo=minor calore....
Purtroppo non è così. Si riducono le dimensioni, perchè così, per avere le prestazioni del relativo processo con canale di gate più lungo, serve meno tensione. Ma se usi un canale più corto e una tensione minore, ottieni le stesse potenze del chip più grosso. E dove sta il guadagno? Inoltre se ad ogni variazione di processo cambi le tensioni di alimentazione, insorgono problemi di compatibilità.
Quindi, quello che si fa è ridurre le dimensioni e mantenere le stesse tensioni (o comunque vengono diminuite poco), in modo tale da aumentare la velocità.
Però questo porta a un aumento vertiginoso della dissipazione per unità di area, che è a livelli assurdi (passa più corrente in meno spazio). E' per questo che rispetto a 20 anni fa ci sono devi ventoloni assurdi e siamo a 120W per cpu.

In realtà, al calare della dimensione, si presentano altri due problemi (almeno). Uno mi pare si chiami leakage, non sono sicuro sul nome, comunque si tratta della portata dei segnali. Più sono piccoli e concentrati i transistor, più tempo occorrerà ad un segnale ad attraversare il processore, anche perché la potenza del segnale è minore. Quindi la progettazione deve tenere conto del fatto che i segnali devono il più possibile evitare di percorrere distanze "lunghe" (più di qualche millimetro). Mi risulta che, con le tecnologie di un annetto fa, un segnale generato al centro del processore impiegasse 4 cicli di clock per raggiungere le zone periferiche, un raddoppio rispetto a due anni prima. Quindi ci sono molte considerazioni da fare durante la progettazione, in modo da tenere il più possibile vicini tra loro i componenti che devono comunicare.

Il secondo problema riguarda gli hot spot (niente a che vedere con il wifi): è vero che i transistor singolarmente scaldano meno, ma si generano delle zone che scaldano molto più di altre, ed è molto difficile creare un raffreddamento preferenziale. Non diventa più una questione di packaging ma di vera e propria progettazione e disposizione dei transistor.

Ora mi spiego perché AMD tempo fa passo dal SOI allo Strained Silicon. Chissà se la stessa tecnica è usata anche per le GPU.

Io mi ricordo della tecnologia Low-k, se non erro la prima ad usarla fu ATi con le X800XL (felice possessore :D). Se non sbaglio permetteva di abbassare la potenza dei segnali.

Mi sembra che al tempo servì per evitare che due circuiti vicini interferissero con i lori campi elettromagnetici, chissà se una possibile soluzione al problema delle temperature non risieda proprio nel drogaggio dei wafer.

55nm non è che una soluzione di comodo per aumentare le rese per wafer, in realtà è solo un riadattamento del progetto a 65nm
allo stesso modo di come lo è 80nm rispetto a 90nm
rimpiccioliscono il chip, senza riprogettarlo (come invece avviene al passaggio 110nm->90nm)

i consumi crescono perchè si fanno chip sempre più complessi, più elementi ci sono maggiore è la resistenza intrinseca, e la qualità dei processi produttivi tende a scendere

uno stesso chip passando da 90nm a 65nm dovrebbe invece beneficiare della minore lunghezza delle interconnessioni e quindi una riduzione di voltaggio applicato, e quindi abbattimento di consumi

il discorso che poi la superficie del die è minore, e quindi si abbassa la capacità di scambio termico con il dissipatore, è un altro paio di maniche. ma non dovrebbe tangere nel nostro esempio, perchè si abbassa quella, ma anche la potenza totale da dissipare

purtroppo il nostro mondo è imperfetto e ci sono tanti fattori che contribuiscono all'equazione, distruggendo la perfetta analogia minor processo produttivo minor consumi
Ma se usi un canale più corto e una tensione minore, ottieni le stesse potenze del chip più grossoquesta non l'ho capita. diminuendo la tensione, diminuisci anche la potenza essendo questa il risultato di tensione per ampere

...ciao! qualcuno mi sa confermare o ricusare che i produttori di cpu hanno iniziato a produrre unità sdoppiate ( duo core ) o quadruple , perchè non più in grado di dissipare il calore di un'unica cpu spinta su frequenze di clock sempre maggiori?

sembrerebbe proprio come tu affermi .
non ci avevo pensato .
le aziende manufatturiere non sanno più come raffreddare questi bolidi(o meglio evitare di farli scaldare) e così invece di aumentare le velocità di clock aumentano il numero di Core nel package in modo da avere lo stesso risultato prestazionale con il minor sviluppo termico .
dico bene ?

Piu' sono piccoli meno dissipano e quindi meno scaldano.ni, più sono piccoli, quindi meno scaldano *potenzialmente* (se, basati su transistor più piccoli ma in pari numero e alla stessa frequenza, funzionano con tensioni inferiori)
ma siccome ogni nuova generazione di gpu tende ad aumentare e il numero di transistor e la frequenza operativa, si può affermare che la densità termica aumenti progressivamente nel tempo
Se intendi dire che la superfice di dissipazione e' piccola, quella non
dipende dal chip in se' ma anche dal package, che resta immutato(il package e' il contenitore del chip, quello col nome sopra e i piedini sotto)per gli Athlon e le cpu intel forse (in realtà la presenza della placca heat spreader non toglie che con l' aumento dei componenti on die a parità di frequenza e processo produttivo porti a considerazioni analoghe alla precedente) per le gpu non dipende dal package sicuramente, in quanto con il sistema flip chip il il die di silicio resta a contatto diretto del dissipatore e il package è semplicemente un mezzo meccanico per assicurare il contatto elettrico al pcb

inoltre il fatto che si riducano le dimensioni della singola giunzione sul silicio implica che i produttori potranno ridurre almeno in parte le dimensioni (e consumo, e aumentando per inciso le rese ) dei processori grafici con il più alto numero di transistor, che tendono a occupare superfici (relativamente) molto elevate (siamo su svariati centimetri quadrati)
oppure concentrare nell' area minima che massimizzerebbe i volumi di produzione e vendita i transistor necessari alle caratteristiche architetturali delle schede precedentemente di fascia superiore...