Wilt Chamberlain
29-05-2006, 17:22
ciao a tutti,
i dati che posto sono di un modulo DDR2 667Mhz 1024mb di marca S3+, come vi sembrano?
Premetto che non mi servono per oc ma per tutti i giorni almeno 8ore al giorno.
come sono le sue ram? che reputazione si č fatta?
grazie.
Ecco i dati, non conosco i timings:
Power supply: Vdd=Vddq= 1.8Vą0.1V
Double data rate architecture: two data transfers per clock cycle.
Clock Cycle Time ( tCK ) 3ns ( min. ) / 8ns ( max. )
Row Cycle Time ( tRC ) 54ns ( min. )
Refresh Row Cycle Time ( tRFC ) 127.5ns ( min. )
Row Active Time ( tRAS ) 39ns ( min. ) / 70,000ns ( max. )
Power ( IDD0 ) 1.188W ( operating )
UL Rating 94 V - 0
Bidirectional, data strobe (DQS) is transmitted/received with data
DLL aligns DQ and DQS transitions with CLK transitions edges of DQS
Burst type Sequential / Interleave (programmable)
8192 refresh cycles / 64ms (4 banks concurrent refresh)
Auto refresh and Self refresh
Serial presence detect with EEPROM
i dati che posto sono di un modulo DDR2 667Mhz 1024mb di marca S3+, come vi sembrano?
Premetto che non mi servono per oc ma per tutti i giorni almeno 8ore al giorno.
come sono le sue ram? che reputazione si č fatta?
grazie.
Ecco i dati, non conosco i timings:
Power supply: Vdd=Vddq= 1.8Vą0.1V
Double data rate architecture: two data transfers per clock cycle.
Clock Cycle Time ( tCK ) 3ns ( min. ) / 8ns ( max. )
Row Cycle Time ( tRC ) 54ns ( min. )
Refresh Row Cycle Time ( tRFC ) 127.5ns ( min. )
Row Active Time ( tRAS ) 39ns ( min. ) / 70,000ns ( max. )
Power ( IDD0 ) 1.188W ( operating )
UL Rating 94 V - 0
Bidirectional, data strobe (DQS) is transmitted/received with data
DLL aligns DQ and DQS transitions with CLK transitions edges of DQS
Burst type Sequential / Interleave (programmable)
8192 refresh cycles / 64ms (4 banks concurrent refresh)
Auto refresh and Self refresh
Serial presence detect with EEPROM