F1R3BL4D3
25-10-2005, 22:25
Tratto da LINK (http://www.pctuner.net/php/Descrizione/Descrizione.php?id=newsweb&n=2212)
PA ha rotto ieri un silenzio che durava da parecchio tempo, nel quale una ridda di voci e smentite si erano continuamente rincorse; verso metà del 2006 sarà infatti disponibile la nuova cpu, il PA6T-1682, basata sull'architettura PWRficient, frutto del lavoro di eminenti nomi, un tempo facenti parte del team di ricerca e sviluppo della disciolta Alpha; tra essi citiamo Dan Dobberpuhl, Jim Keller e Pete Bannon.
L'obiettivo del progetto PWFicient è quello di creare un PowerPC chip dual core dotato di un alto ivello di integrazione, capace di ottime performance, ma dal consumo super-ridotto e dedicato al mercato embedded. Le caratteristiche finora svelate parlano di un consumo tipico di 13W ed uno massimo di 25 per una capacità elaborativa di oltre 1000 SPECint ed oltre 2000SPECfp per ognuno dei due cola cache di II livello è di 2 MB ed è condivisa, mentre 2 controller DD1066 sono integrati nel chip; l'architettura supporta da 1 ad 8 cpu, da 1 a 4 controller di memoria e da 1 ad 8 MB di L2 cache.
Le altre componenti, che normalmente si considerano parte del computer, PA le intende integrare on chip; esse sono: crittografia, iSCSI, XOR, e l'acceleratore TCP/IP, oltre ad 8 Pci-E controller, ognuno capace di pilotare 16 canali, a canali 4 GbE ed a 2 canali 10GbE. L'I/O e gli acceleratori sono connessi attraverso il bus Envoi, a sua volta "bridg-ato" a Conexium.
http://wk.doubleukay.com/cpu/cpu-bottom.jpg
Sembra veramente interessante integrando anche parti (il controller PCI-E ) che poi saranno sui futuri Opteron....
:read:
PA ha rotto ieri un silenzio che durava da parecchio tempo, nel quale una ridda di voci e smentite si erano continuamente rincorse; verso metà del 2006 sarà infatti disponibile la nuova cpu, il PA6T-1682, basata sull'architettura PWRficient, frutto del lavoro di eminenti nomi, un tempo facenti parte del team di ricerca e sviluppo della disciolta Alpha; tra essi citiamo Dan Dobberpuhl, Jim Keller e Pete Bannon.
L'obiettivo del progetto PWFicient è quello di creare un PowerPC chip dual core dotato di un alto ivello di integrazione, capace di ottime performance, ma dal consumo super-ridotto e dedicato al mercato embedded. Le caratteristiche finora svelate parlano di un consumo tipico di 13W ed uno massimo di 25 per una capacità elaborativa di oltre 1000 SPECint ed oltre 2000SPECfp per ognuno dei due cola cache di II livello è di 2 MB ed è condivisa, mentre 2 controller DD1066 sono integrati nel chip; l'architettura supporta da 1 ad 8 cpu, da 1 a 4 controller di memoria e da 1 ad 8 MB di L2 cache.
Le altre componenti, che normalmente si considerano parte del computer, PA le intende integrare on chip; esse sono: crittografia, iSCSI, XOR, e l'acceleratore TCP/IP, oltre ad 8 Pci-E controller, ognuno capace di pilotare 16 canali, a canali 4 GbE ed a 2 canali 10GbE. L'I/O e gli acceleratori sono connessi attraverso il bus Envoi, a sua volta "bridg-ato" a Conexium.
http://wk.doubleukay.com/cpu/cpu-bottom.jpg
Sembra veramente interessante integrando anche parti (il controller PCI-E ) che poi saranno sui futuri Opteron....
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