Intel 450NX

Intel 450NX

Analisi caratteristiche tecniche del chipset Intel 450NX

di pubblicato il nel canale Schede Madri e chipset
Intel
 

Intel 450NX

Struttura Chipset N° chip 5
  Tipologia 2 PLGA da 540 pin (MIOC e PXB), 
2 PLGA da 324 pin (RCG e MUX) 
1 BGA   da 324 pin (82371EB)
Gestione memoria Tipologia cache L2 Vedi CPU
  Dimensione max Cache L2 Vedi CPU
  Memoria max supportata 8 GB
  Memoria max cacheable Vedi CPU
  Supporto ECC Si
  Tipi di memoria supportata EDO/SDRAM
Gestione Cpu N° cpu gestibili 4
  Supporto cpu Intel Pentiun II XEON 
  Supporto cpu AMD ?
  Supporto cpu Cyrix ?
Supporto USB Si
  AGP No
  Plug & Play Si
Specifiche PCI Versione PCI 2.1
  Concurrent PCI Si
Power Management SMM / ACPI No
  conforme a norme PC97  No
Controller integrato Nome 82371EB
  Supporto Bus Master Si
  Supporto Ultra DMA Si
  Transfer rate massimo vedi specifiche UltraDMA  (33.3MB/S)
Velocità di bus Ufficialmente supportate 66, 100 MHz
  Non ufficialmente supportate ???

La mancanza del supporto AGP e del Power Management fanno subito capire come il 450NX sia un chipset pensato specificamente per l'impiego con workstation e server di notevole potenza. Interessante la possibilità di montare fino a 8 Gbyte di memoria e gestire fino a 4 processori Xeon (con uno specifico cluster controller anche fino a 8) e la possibilita' di utilizzare le memorie EDO; è da segnalare come alla presentazione, nel mese di Giugno 1998, fosse presente un bug che impedisse al 450NX di gstire configurazioni a 4 processori.

Per cio' che riguarda la costruzione dell'NX, un sistema di gestione specifico del traffico dati e' svolto dal MIOC (Memory and I/O Bridge Controller); piu' precisamente si occupa di amministrare le richieste di accesso tra memoria, bus di  sistema e bus PCI: un sistema di questo tipo e' indispensabile quando sul bus a 100 Mhz comincia a girare una grande mole di dati, specialmente se i calcoli sono effettati da piu' processori. Vi e' poi il PCI Expander Bridge (PXB), che in base alle comunicazioni del MIOC, distribuisce le informazioni ai bus PCI. Un sistema di auto-timing per le DRAM e' svolto dal RAS/CAS Generator (RGC): vengono controllati da quest' ultimo le richieste del MIOC e convertite in segnali per i relativi banchi di memoria. Al Data Path Multiplextor (MUX), spetta infine il compito di gestire il traffico di dati tra DRAM e MIOC.

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