Intel Nehalem: uno sguardo alla nuova architettura

Intel Nehalem: uno sguardo alla nuova architettura

In attesa del debutto delle prime cpu Intel Core i7 analizziamo l'architettura della prossima generazione di processori Intel nota con il nome in codice di Nehalem. Memory controller integrato, bus QPI, ritorno di Hyper-Threading e varie innovazioni caratterizzano queste nuove architetture.

di pubblicato il nel canale Processori
Intel
 

Memory controller integrato, QPI e SSE 4.2

L'integrazione del memory controller è uno degli elementi più interessanti nelle architetture Nehalem: per anni Intel ha affermato che utilizzare un memory controller esterno integrato nel chipset rappresentava una strada più efficace e in grado di meglio stare al passo con le evoluzioni del mercato delle memorie, rispetto che integrare nel processore questo componente. Se da un lato le osservazioni di Intel erano corrette, dall'altro i limiti di un memory controller condiviso tra vari processori nelle architetture server Intel pre-Nehalem ha fatto giustamente pensare che un memory controller esterno non fosse la soluzione sempre più corretta.

Del resto è l'esperienza di AMD con le proprie cpu a confermarlo: il memory controller integrato porta benefici prestazionali in ogni ambito di utilizzo, ma ha ripercussioni ancor più evidenti in ambito server. Nell'implementazione scelta da Intel per le cpu Nehalem Core i7 troviamo un memory controller DDR3 di tipo triple channel, compatibile con moduli DDR3-1066 oppure DDR3-1333 e capace sulla carta di una bandwidth massima teorica che raggiungerà i 32 Gbytes al secondo con l'ultima tipologia di memoria.

Successive versioni di processore Nehalem, attese al debutto nel corso del 2009, continueranno a integrare controller DDR3 ma di tipo dual channel; questa scelta è dettata da ragioni di costo, sia in semplificazione nel design del processore che nell'acquisto di due moduli memoria, più che comprensibili considerando che questi processori verranno posizionati nei segmenti value del mercato.

L'integrazione del memory controller nel core permetterà inoltre alle cpu Nehalem di poter accedere ai dati contenuti nel memory controller di altri processori montati nello stesso sistema, con un approccio NUMA (non uniform memory access). Questo sarà ovviamente ottenibile solo in sistemi che utilizzino almeno due processori Nehalem distinti: parliamo di conseguenza delle architetture per sistemi server della famiglia Xeon. L'accesso ai dati contenuti nel memory controller di un processore contiguo avverà con un impatto prestazionale, sia in termini di bandwidth che di latenza, rispetto a quanto ottenibile accedendo ai dati contenuti nel memory controller integrato nel processore; il trade off può essere ridotto utilizzando applicazioni appositamente sviluppate per beneficiare di architetture NUMA.

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Con le cpu Core i7 Intel ha introdotto un nuovo bus di collegamento tra processore, chipset e memory controller: parliamo di QPI, QuickPath Interconnect, di fatto il sostituto nelle architetture Intel il Front Side Bus. Con questo nuovo approccio Intel supera tutte le limitazioni del FSB, soprattutto con architetture che prevedano più processori montati sulla stessa scheda madre.

La connessione è di tipo point to point, con una capacità di trasmissione inizialmente pari a 6,4 Gigatransfers al secondo, equivalenti a 12,8 Gbytes al secondo; il limite teorico al quale si può arrivare con link bidirezionali è quello di 25,6 Gbytes al secondi per ogni link, con la possibilità di incrementare questo valore in future versioni di processore utilizzando frequenze di trasmissione più elevate. L'approccio seguito da Intel ricorda molto da vicino quello scelto da AMD per le proprie cpu dalla famiglia K8 in poi: parliamo ovviamente di HyperTransport, altro bus point to point che bilancia una ridotta latenza di accesso ad un'elevata bandwidth.

Per entrambi gli approcci vi sono notevoli flessibilità in termini di collegamento di più processori, caratteristica che si è rivelata utile per AMD nelle soluzioni server a 4 Socket e che rappresenterà indubbiamente un punto di forza di Intel con le proprie future soluzioni Xeon basate su architettura Nehalem.

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Nelle cpu Nehalem sono state integrate alcune nuove istruzioni della famiglia SSE, portando il set alla versione SSE 4.2. Al momento attuale non sono disponibili applicazioni che beneficino specificamente di questo nuovo set di istruzioni, ma è presumibile che alcuni ISV avvieranno l'ottimizzazione del proprio codice anche per queste istruzioni, soprattutto in ambito multimediale.

 
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