I ricercatori dei laboratori HP hanno creato una nuova architettura di interconnessione programmabile nanowire, indicata con la sigla FPNI (field programmable nanowire interconnect), una variazione della tecnologia FPGA che potrebbe andare oltre la ben nota la legge del Moore. Sulla carta questa tecnologia permetterebbe, infatti, di integrare un numero superiore di transistor sino a 8 volte rispetto a quanto attualmente disponibili con chip FPGA standard costruiti con tecnologia a 45 nanometri.

Stan Williams, Senior Fellow e director in HP , ha dichiarato in questo comunicato stampa:

As conventional chip electronics continue to shrink, Moore’s Law is on a collision course with the laws of physics. Excessive heating and defective device operation arise at the nanoscale. What we’ve been able to do is combine conventional CMOS technology with nanoscale switching devices in a hybrid circuit to increase effective transistor density, reduce power dissipation, and dramatically improve tolerance to defective devices.”

Gli attuali circuiti integrati di tipo FPGA utilizzano dall'80 al 90% del loro CMOS per il routing del segnale, lasciando una parte relativamente piccola per transistor utilizzati per processare la logica. Con il nuovo approccio FPNI, tutti i funzionamenti di logica saranno realizzati nel CMOS (complementary metal oxide silicon) mentre la maggior parte del routing del segnale avverrà in una struttura nanoscale crossbar switch che sarà posizionata in cima al CMOS.

Il crossbar è collegato al CMOS usando la tecnologia sviluppata da Dmitri Strukov e da Konstantin Likharev dell'università Stony Brook University di New York. Il nuovo metodo FPNI vanta benefici numerosi compresa la possibilità di integrare un numero molto più elevato di transistor, bilanciando il tutto con un consumo più basso.

La prima implementazione della nuova tecnologia, che utilizza collegamenti crossbar da 15 nanometri combinati a chip CMOS da 45 nanometri, con un approccio molto conservativo per il chip, dovrebbe vantare un livello di complessità tale da essere equiparabile ad un salto di tre generazioni della International Technology Roadmap for Silicon, senza per questo dover richiedere una diminuzione del processo produttivo utilizzato per la costruzione dei transistor.

Questo implica che utilizzando l'architettura FPNI con crossbar a 15 nanometri su un chip costruito con tecnologia a 45 nanometri permetterebbe, a parità di dimensioni, di integrare sino a 8 volte il numero di transistor utilizzabile senza questa tecnologia. I ricercatori ritengono che tale tecnologia potrà venire attivamente utilizzata a partire dal 2010.

Un modello basato su architettura crossbar da 4,5 nanometri, con chip CMOS da 45 nanometri, è già stato presentato. Un approccio di questo tipo, atteso al debutto non prima del 2020, permetterebbe di integrare lo stesso numero di transistor di quanto oggi accessibile con tecnologia a 45 nanometri, utilizzando però un'area pari a solo il 4% di quella occupata oggi con le tecnologie a disposizione.