NEC: nuova tecnologia di packaging per i chip memoria

NEC: nuova tecnologia di packaging per i chip memoria

NEC, Elpida e OKI collaborano allo sviluppo di una nuova modalità per il packaging dei chip di memoria, che permette di impilare fino a otto chip ed un controller

di pubblicata il , alle 13:28 nel canale Memorie
 

NEC Electonics, Elpida Memory e Oki Electric hanno annunciato di aver sviluppato una nuova tecnologia di packaging in grado di accorpare otto chip di memoria ed un chip controller in un'unica pila verticale (organizzazione a stack) con connessioni tridimensionali tra i singoli chip.

Il punto chiave che ha permesso di sviluppare questa nuova tecnologia si trova nel modo in cui i chip sono connessi tra loro. Ogni chip è infatti caratterizzato da più di mille pin per ogni lato. I pin sono collegati ad elettrodi di polisilicio situati all'interno dei chip stessi. I chip sono connessi tra loro grazie a microscopiche "cunette" spaziate tra loro di solamente 50 micrometri. L'intero package, compreso il chip di controllo, risulta così particolarmente compatto poiché ognuno degli otto chip di memoria è spesso appena 50 micrometri.

Il nuovo package sviluppato dalle tre aziende rappresenta un nuovo approccio alla realizzazione di soluzioni System-in-package più complesse rispetto a quelle effettuate con le tradizionali tecniche che prevedono l'impiego di sottilissimi cavi per collegare tra di loro i chip di memoria impilati. La nuova tecnologia consente inoltre di realizzare soluzioni caratterizzate da un basso consumo energetico, ideali per i dispositivi mobile come cellulari, smartphone, palmari e via discorrendo.

A questo indirizzo il comunicato ufficiale di NEC
5 Commenti
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Tombolo20 Dicembre 2006, 14:03 #1
interessante...
demon7720 Dicembre 2006, 15:04 #2
bello!
memorie piccolissime a densità molto elevate!
Octane20 Dicembre 2006, 17:39 #3
somiglia in parte alla tecnologia "proximity" sviluppata un po' di tempo fa da SUN.
In quel caso l'utilizzo e' per connessioni ad alta velocita' e bassa latenza tra vari die adiacenti (intesi come pezzi di silicio, non necessariamente core omogenei)
[SIZE=1]per chi fosse interessato:
http://www.aceshardware.com/read_news.jsp?id=75000448
http://www.aceshardware.com/read_news.jsp?id=80000585[/SIZE]
Michelangelo_C21 Dicembre 2006, 15:51 #4
1000 pin per ciascun lato.. cosa si intende per lato? Forse faccia superiore e inferiore del chip? Mi immagino una pina di chip memoria che si incastrano uno sull'altro come una cpu nel suo socket, sbaglio?

Il vantaggio starebbe appunto nel fatto che le connessioni tra i chip sono dirette, dal pin di quella sopra alla cunetta di quella sotto ci sono solo 50 micron, invece di un filamento di qualche centinaio di micron (con conseguente caduta maggiore e maggior consumo, anche se credo si parli di pochissimi mW).
Michelangelo_C21 Dicembre 2006, 15:58 #5
Altre sue domande per chi sa rispondere:

1) Quanti strati si riesce ad impilare in una microSD attuale (da 1 o 2 GB)? Giusto per capire a che capacità potrebbero arrivare con 8 strati.

2) Perchè poi servirebbero ben 1000 contatti per chip di memoria per realizzare la pila? Forse perchè i chip si trovano connessi in serie e vogliamo poter accedere a ciascuno di essi in modo immediato?

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