Qualcomm lavora in direzione dei SoC tridimensionali per il 2016

Karim Arabi, Vice President of Engineering per Qualcomm, ha avuto modo di esprimere qualche interessante considerazione sul futuro delle tecniche VLSI - Very Large Scale Integration tridimensionali per i SoC in occasione del recente International Symposium on Physical Design anticipando in quali direzioni la compagnia si sta orientando per la produzione di System on Chip stratificati.

"La nostra tecnologia 3D VLSI, che noi chiamiamo 3DV, permette di dimezzare le dimensioni del die e di incrementare le rese" ha affermato Arabi, il quale giustifica il forte impegno in questo settore in direzione del tentativo di riuscire a conquistare la più ampia fetta possibile del mercato di 18 miliardi di smartphone che egli prevede saranno prodotti nel 2018, ovvero "più di tutti i computer e gli altri dispositivi elettronici combinati assieme".

Arabi osserva inoltre che sebbene il cloud computing stia sgravando in parte i dispositivi dall'esecuzione di applicazioni che richiedono elevate potenze di calcolo, come ad esempio il riconoscimento vocale, vi è ancora una necessità in crescita per la potenza computazionale locale per la maggior parte delle funzioni di uno smartphone.

Sui progetti di lungo termine Qualcomm si sta muovendo verso unità di computazione neurale modellate sul funzionamento del cervello umano. Spiega Arabi: "Sono flessibili ed efficienti per la prossima generazione di dispositivi mobile, per il cloud computing, l'elaborazione Big Data, il deep learning (su cui anche NVIDIA sta lavorando molto, come spiegato da Jen-Hsun Huang in questa nostra intervista) e il machine learning". Sul breve periodo Qualcomm sta invece lavorando per estendere le capacità dei SoC con le nuove interconnessioni 3DV.

Nella tecnica front-to-back lo strato inferiore viene creato con un processo di produzione convenzionale e su di esso viene depositato un sottile strato di silicio per produrre gli altri layer. Questo permette l'aggiunta di connessioni verticali tradizionali tramite processo FEOL, mentre impiegando il processo BEOL è possibile realizzare lo strato superiore.

Attualmente sono due le strade che Qualcomm sta considerando per la realizzazione di SoC stratificati, ovvero le tecniche front-to-back (F2B) e front-to-front (F2F). Il primo è un processo relativamente semplice dal momento che non ha bisogno di una elevata precisione per il collegamento tra i vari layer ma prevede di collocare un sottile strato di silicio sopra al primo layer del chip e inizia la costruzione del secondo layer a partire da connessioni tradizionali. Il problema è però rappresentato dal fatto che lo strato di base viene prodotto a temperature di 1200C° mentre il livello sucessivo deve essere realizzato a temperature controllate per evitare la fusione delle interconnessioni di rame del primo strato. Per risolvere questo inconveniente la compagnia potrebbe ricorrere all'impiego di interconnessioni in tungsteno sul primo strato, più resistenti alle alte temperature ma anche meno performanti. Una seconda soluzione potrebbe essere quella di limitare le temperature di produzione sullo strato superiore, con il rovescio della medaglia di un calo di prestazioni dei transistor. La tecnica F2F, di contro, consente ad entrambi gli strati di far uso di interconnessioni in rame e di avere transistor in grado di operare al loro pieno potenziale ma ha lo svantaggio che richiede connessioni di maggiori dimensioni che sono a loro volta limitate dall'accuratezza con cui i due wafer devono essere connessi tra loro.

Nel processo F2F è necessario un collegamento a livello del wafer e per questo motivo le connessioni verticali possono essere non più grandi dell'accuratezza del metodo di connessione.

Qualcomm crede però nella possibilità di usare già dal prossimo anno una sorta di ibridazione delle due tecniche per realizzare un SoC 3DV ottimizzato con un numero illimitato di strati. Con il giusto partizionamento ed un'accurata pianificazione dei vari strati, Arabi crede che sia possibile realizzare chip 3DV dalle maggiori prestazioni e da consumi, dimensioni e temperature di esercizio inferiori rispetto ad un chip planare dalle pari funzionalità.

Arabi osserva che il vantaggio dei chip 3DV è la possibilità di utilizzare il nodo di processo più avanzato (e dispendioso) solamente sullo strato inferiore, il quale può ad esempio ospitare CPU e GPU a 10-14 nanometri, mentre gli strati superiori possono invece essere utilizzati per funzioni meno critiche e fabbricati con processi meno onerosi, per esempio a 28 nanometri. Secondo Arabi la resa migliore per i SoC si avrà utilizzando solamente due strati, mentre tre strati saranno impiegati solamente da parte di quei clienti che vogliono integrare funzionalità RF nello strato superiore.