Nuovi dettagli sulle cpu AMD della famiglia Bulldozer

In concomitanza con l'International Solid-State Circuits Conference, evento che si svolgerà a San Francisco tra il 20 e il 24 Febbraio del prossimo anno, varie aziende impegnate nella progettazione e costruzione di semiconduttori presenteranno proprie soluzioni.

In questa occasione AMD fornirà alcune nuove informazioni sull'architettura delle proprie soluzioni della famiglia Bulldozer, addizionali rispetto a quanto già divulgato sino ad ora. Del resto in quelle date mancherà poco al debutto sul mercato delle prime soluzioni Bulldozer per sistemi desktop, attese nel corso del secondo trimestre 2011 e seguite da quelle per piattaforme Opteron.

La presentazione che AMD ha già pianificato per l'ISSCC 2011 è incentrata nello specifico su questi temi:

The Bulldozer 2-core CPU module contains 213M transistors in an 11-metal layer 32nm high-k metalgate SOI CMOS process and is designed to operate from 0.8 to 1.3V. This micro-architecture improves performance and frequency while reducing area and power over a previous AMD x86-64 CPU in the same process. The design reduces the number of gates/cycle relative to prior designs, achieving 3.5GHz+ operation in an area (including 2MB L2 cache) of 30.9mm2.

An 8MB level 3 cache, composed of 4 independent 2MB subcaches, is built on a 32nm SOI process. It features column-select aliasing to improve area efficiency, supply gating and floating bitlines to reduce leakage power, and centralized redundant row and column blocks to improve yield and testability. The cache operates above 2.4GHz at 1.1V.

Alla luce di questi dati possiamo dedurre alcune specifiche di funzionamento delle soluzioni Bulldozer. Troveremo frequenze di clock che potrebbero raggiungere e superare i 3,5 GHz di massimo, ottenute grazie alla tecnologia produttiva a 32 nanometri high-k metalgate con tensione di alimentazione variabile da 0,8V a 1,3V di massimo. Per ogni modulo Bulldozer, all'interno del quale è presente una coppia di unità di calcolo integer, la superficie complessiva sarà pari a 30,9 millimetri quadrati comprensiva della cache L2 da 2 Mbytes.

La cache di terzo livello da 8 Mbytes sarà composta da 4 moduli da 2 Mbytes ciascuno, completamente indipendenti tra di loro, con una frequenza di clock superiore a 2,4 GHz con tensione di alimentazione di 1.1V. La cache L3 integrerà varie ottimizzazioni legate a migliorare l'efficienza complessiva oltre a diminuire il consumo complessivo.

Il programma delle sessioni tecniche previste per l'edizione 2011 dell'ISSCC è disponibile online a questo indirizzo.