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Originariamente inviato da mikael84
Il N4X è potente, molto potente, utilizza i condensatori MIM, e ricalca in parte quanto fatto da raptor sui 7nm. Rispetto ai 7nm TSMC, combina l'ulvt a elvt (dispersione estremamente bassa).
Rispetto al 4nmP, offre sia riduzione dell'energia, che un piccolo boost.
Praticamente, se i vari PP, sono ottimizzati per tensioni iso (0,75v) questa lo è per tensione sopra il volt.
Al 3nm rimane il vantaggio puro di densità, salvo anche li, non utilizzare le versioni HP o NX.
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Però a me non torna.
Partiamo dal punto che l'N4 costa 16K$ a wafer contro i 20K$ dell'N3.
L'N4P/N4X aumenta il costo a wafer dell'N4, e l'N3E lo diminuisce dall'N3 (19 passaggi al posto di 25), quindi se tra N4 e N3 ci sono 4K$ di differenza, mettiamo si passi a 2K$ tra N4P/N4X vs N3E.
però c'è un altro punto.
Il 5nm è compatibile con 4nm e varianti X e P utilizzando le librerie apposite, nel senso che la stesura di una CPU a 5nm è trasbordabile al 4nm e relativi X e P semplicemente cambiando le librerie e quasi azzerando il costo di stesura.
Ma non c'è trasbordabilità tra i nodi madre 5nm e 3nm.
Quindi una volta fatta la stesura sul 5nm/4nm, il passaggio al 3nm richiederebbe una stesura ex-novo.
Ora, posso comprendere un Zen4 5nm e l'8000G sul 4nm perchè se sul 3nm obbligherebbe una ristesura sia della parte bX86 che della parte IOD/iGPU, ma non comprendo la stesura di Zen5 sul 4nm... perchè necessiterebbe di un'altra stesura nel passaggio al 3nm.
Cioè, quello che intendo è che se parliamo di Zen5 APU monolitico, ok perchè l'I/O e iGPU sono ricicli di Zen4, quindi ok la stesura dei core Zen5 sul 4nm perchè hai comunque più della metà del die che è già realizzato sul 4nm e se sul 3nm andrebbe rifatto.
Ma se parliamo di Zen5 MCM, parlando sia di Halo MCM che di Gratite Ridge, la stesura del chiplet a 3nm consentirebbe la trasportabilità degli stessi ai futuri nodi N3 P e X, risparmiando di fatto la stesura, che, se non sbaglio, è un totale di soldi, molti di più dei 2000$ risparmiati tra wafer 4nm vs 3nm per un volume foss'anche di 20.000 wafer.
E' questo che a me non torna.
Comunque i rumor di 5,8GHz di clock massimo sarebbero compatibili con l'N4X ma anche con l'N3E... anzi, con l'N3E sarebbero ancor più.
Però, il grande però, è che AMD deve sfruttare al massimo il vantaggio silicio su Intel, e questo PRIMA del 2027, cioè quando Intel con macchinari ASM avrebbe realmente le possibilità di pareggiare con TSMC.
Se ipotizziamo l'N2 TSMC ~ 2027 in linea con la nanometria nuova Intel con macchinari ASM, AMD deve cercare il massimo possibile nel 2025/2026... quindi realizzi il passaggio al 3nm nel 2024, per poi avere già tutto quanto bello che pronto per trasbordare sull'N3P-N3X nel 2025/2026.
Se fai la stesura nel 2024 sul 4nm, nel 2025/2026 non è più conveniente fare la stesura sul 3nm, tantovale a quel punto aspettare l'N2.