AMD Family 10h Desktop Processor Power and Thermal Data Sheet
Third NDA release.
• Added new 95-W, AM3 OPNs to the AMD Phenom™ Processor section.
Da notare che tutti i modelli X3 e X4 nuovi (anche quelli da 2,5GHz) hanno NB a 2 GHz che schende a 1,6GHz su schede AM2.
La tabella con le temperature indica una TMax di 73 gradi, per il TDP di 95W e dalla resistenza termica del dissipatore nella specifica si evince che si può usare anche un dissipatore più piccolo di quello da 125W. Questo vale per gli OEM o le versioni tray, immagino, perchè la versione boxed dovrebbe avere lo stesso dissipatore del 940BE... Comfermate?
Poi ci sono le tabelle per le nuove CPU a 95W...
BIOS and Kernel Developer's Guide (BKDG) For AMD Family 10h Processors
Revision 3.18 To Revision 3.20 Changes
•Updated 2.4.2.11.4 [_PSD (P-State Dependency)].
La revisione C supporta un nuovo tipo di oggetto ACPI. Il BIOS deve permettere di scegliere tra vecchio e nuovo per le revisioni C.
• Clarified 2.4.2.13.3 [NB COF and VID Transition Sequence After Warm Reset].
Chiarificata una frase sul comportamento del NB al warm reset
• Updated or added the following sections to include support for AM3 dual-plane only processors:
• 2.4.2.5 [BIOS Requirements for P-State Initialization and Transitions].
Specifica come inizializzare le CPU AM3. I core sono posti al minimo P-state dopo il reset. Spiega come il BIOS può forzare un P-state su un singolo core.
• 2.4.2.6 [BIOS Configuration for Dual-plane Only Support].
Specifica come controllare se la CPU è montata in una MB accettabile e come abilitare i P-state
• 2.4.2.7.1 [BIOS NB COF and VID Configuration for SVI and Single-Plane PVI Systems].
Spiega come configurare la CPU su sistemi single plane (AM2)
• 2.4.2.7.2 [BIOS NB COF and VID Configuration for Dual-Plane PVI Systems]
Spiega come configurare la CPU su sistemi dual plane (AM2+/AM3+)
• Clarified 2.4.2.11.2 [_PSS (Performance Supported States)] and F3xD4[PowerStepUp].
Chiarificata una frase del precedente documento
•Updated 2.7.7 [LDTSTOP Requirements].
Specifica cosa fare con il link HT nello stato C1E
•Updated Table 16.
Specifica le modalità operative dell'HT supportate alle verie frequenze
• Clarified F0x[F0, D0, B0, 90][LockBc].
• Clarified F0x[14C:130][RetryModeEn] and F0x[18C:170][ScrambleEn].
• Clarified F2x[1, 0]94[ProcOdtDis].
• Clarified F3x58.
Frasi chiarificate rispetto alla precedente versione
•Updated F3x74.
Specifica setting del crossbar (NB): lunghezza delle varie code in funzione della modalità operativa scelta e cosa fare per NB senza L3.
•Updated F3xD8[TdpVid].
E' un registro che specifica quale VID usare per calcolare il TDP. Non si capisce se è usato in qualche modo per fare verifiche o altro...
•Added F3x1FC[DualPlaneOnly].
Nella revisione C questo bit indica se la CPU supporta solo dualplane (AM2+/AM3+) o può essere montato anche su single plane (AM2). Questo bit si riferisce al controllo di cui parlavo prima. Evidentemente AMD si è riservata la possibilità di fare CPU con TDP 140W, che su piattaforma single plane non potrebbero funzionare poichè si sforerebbero i 140W. Su tali MB il BIOS dovrebbe rifiutarsi di avviare la macchina...
•Added EventSelect 1CFh.
Nella revisione C sono stati aggiunti altri contatori di prestazione.
• Clarified EventSelect 0F6h.
Chiarificata una frase dalla vecchia revisione.
Revision Guide for AMD Family 10h Processors
•Added AMD Phenom™ II X3 Processor brand information in Overview, Tables
3, 8 and 12;
Aggiunte le informazioni sulle CPU X3.
•Updated Table 8;
Aggiunte le stringhe per le CPU X3 serie 7 e X4 serie 8 e 9
•Corrected Table 13;
Tabella che dice che errata hanno le CPU B2, B3 e C2. Sono stati aggiunti i nuovi errata dei C2 AM3. Lo step è lo stesso ma evidentemente nel package AM3 sorgono altri problemi.
•Added AM3 package information to Tables 3, 8 and 9;
Aggiunte informazioni per l'AM3
•Corrected Description in erratum #244 without change to application of Suggested Workaround;
Errata 244 sulla DIV: corretta una frase.
•Added errata:
344 Intermittent HyperTransport™ Link Training Failures
Description
The HyperTransport™ link training may fail at speeds greater than 2.0 GT/s.
Potential Effect on System
When exiting from S3, S4 or S5 state, the system may hang when a reset or LDTSTOP is applied and the link speed is greater than 2.0 GT/s. In addition, when F0x[18C:170][Ls2En] is set the system may hang exiting from LS2 link power state if the link speed is greater than 2.0 GT/s.
Suggested Workaround
System software should set bit 6 of F4x1[9C, 94, 8C, 84]_x[78:70, 68:60]. The bits should be set before the link frequency is changed from the cold reset value.
Fix Planned
No
Instabilità nell'uscita dagli stati di risparmio energetico dei link HT se la velocità è oltre i 2GHz. C'è un workaround per evitarla. POCO GRAVE, visto che non c'è un FIX pianificato.
354 HyperTransport™ Link Training Failure
Description
Some processors may fail HyperTransport™ link training at speeds greater than 2.0 GT/s. The link training failure may be intermittent.
Potential Effect on System
When exiting from S3, S4 or S5 state, the system may hang when a reset or LDTSTOP is applied and the link speed is greater than 2.0 GT/s. In addition, when F0x[18C:170][Ls2En] is set the system may hang exiting from LS2 link power state if the link speed is greater than 2.0 GT/s.
Suggested Workaround
System software should set bit 6 of F4x1[9C,94,8C,84]_x[58:50, 48:40] for all links. The bits should be set before the link frequency is changed from the cold reset value.
Fix Planned
Yes
Anche qui problemi oltre i 2GHz. Ma c'è un fix pianificato. E c'è il workaround.
372 Processor Read That Matches The Address of an Earlier Uncompleted Write May Be Incorrect
Description
Under highly specific and detailed internal timing conditions, processor data for a read may be corrupted when a read occurs that matches the address of an earlier uncompleted write or L3 eviction.
This erratum applies only when both of the following conditions are satisfied on any processor node:
• DRAM controllers are in DCT link unganged mode ([DRAM Controller Select Low Register]
F2x110[DctGangEn] = 0b).
• The Northbridge current operating frequency (COF) is less than 3 times the memory clock
frequency.
Potential Effect on System
Unpredictable system behavior.
Suggested Workaround
On systems supporting DDR3-1333 and using DCT link unganged mode, system software should set MSRC001_001F[52:51] to 11b.
Fix Planned
No
Questo problema è un errore di lettura in rari casi se quella memoria era stata scritta o tolta dalla L3 recentemente. Si verifica solo in modalità unganged e con clock NB inferiore a 3 volte la frequenza della RAM (perciò con NB molto overcloccato non si verificherebbe). Il workaround si applica solo per memorie DDR3-1333 e va a settare due bit riservati. Non si sa cosa faccia, ma poichè non c'è un fix pianificato, deduco che è poco grave.
378 Processor May Operate at Reduced Frequency
Description
When Product Information Register F3x1FC[31] is set, the reset values of the P-State Registers (MSRC001_00[68:64]) are not compliant with prior algorithms used to specify the P-state frequencies. Only one P-state register has bit 63 (PstateEn) set and the CPU frequency specified by this P-State register is below the maximum operating frequency for the processor.
Potential Effect on System
AM3 package processors may experience performance degradation when installed in an AM2r2 or AM3 platform.
Suggested Workaround
No workaround exists for AM2 platforms.
On AM2r2 and AM3 platforms, if F3x1FC[31] is set BIOS must follow the updated algorithm to write MSRC001_00[68:64] with corrected values, as documented in revision 3.23 or later versions of the BIOS and Kernel Developer’s Guide (BKDG) for AMD Family 10h Processors, order# 31116.
Fix Planned
No
La CPU potrebbe non funzionare al P-state più veloce. Per piattaforme AM2 non c'è workaround. Per piatatforme AM2+/Am3+ basta seguire il nuovo algoritmo per i P-state. E' essenziale quindi un BIOS aggiornato. Ma il problema evidentemente non è grave visto che un fix non è pianificato.
379 DDR3-1333 Configurations with Two DIMMs per Channel May
Experience Unreliable Operation
Description
In systems with more than one DDR3-1333 unbuffered DIMM on a channel, the processor memory subsystem may exhibit unreliable operation over the allowable VDDIO voltage range. This erratum does not apply to DDR3-1333 configurations when only one DIMM per channel is populated.
Potential Effect on System
Memory system failure leading to unpredictable system behavior.
Suggested Workaround
In a configuration where two unbuffered DDR3-1333 DIMMs are populated on one channel, BIOS should derate DDR3-1333 system memory to 533 MHz operation (DDR3-1066) by setting the DRAM Configuration High Register[MemClkFreq] (F2x[1, 0]94[2:0]) to 100b and adjusting memory subsystem timing parameters accordingly.
Fix Planned
Yes
Problemi di stabilità con 4 DIMM 1333. Se si usano 4 DIMM il BIOS dovrebbe metterle a 1066. La descrizione lascia intendere che con un legero overvolt si potrebbe risolvere il problema.
382 L3 Cache Index Disable Cannot Be Modified After L3 Cache is Enabled
Description
The processor does not support the disabling of specific index and sub-cache sets through use of the L3 Cache Index Disable Registers (F3x[1C0, 1BC]) after the cache subsystem has been enabled through CR0.
Potential Effect on System
If software modifies F3x[1C0, 1BC] after the L3 cache has been enabled through CR0, unpredictable system behavior may result.
Suggested Workaround
None.
Fix Planned
Yes
Una volta che la cache L3 è stata abilitata, non possono essere disabilitate delle parti (come previsto) se non funzionanti, altrimenti si hanno comportamenti impredicibili. Teoricamente era previsto che si potessero disabilitare parti di L3 a CPU avviata se si verificavano degli errori. Questa funzionalità non funziona. E' previsto che risolvano.