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Notizia di Hwupgrade del 30.08.2007

AMD ha annunciato l'implementazione del set di istruzioni SSE5 a partire dal 2009, anno nel quale verranno rilasciati i primi prodotti dotati di Core noto con il nome in codice di Bulldozer, architettura innovativa destinata, secondo i piani di AMD, a venir utilizzata in varie implementazioni all'interno di prodotti che abbiano livelli di TDP variabili tra un minimo di 10 Watt ad un massimo di 100 Watt.

Bulldozer sarà progettato completamente da zero, a differenza di quanto avvenuto con Barcelona e Shanghai che rappresentano, per così dire, evoluzioni a piccoli passi dell'architettura K8. Bulldozer verrà utilizzato per processori destinati agli ambiti notebook, desktop e server.

Tra le novità più importanti: Bulldozer sarà compatibile esclusivamente con un nuovo tipo di socket, sarà caratterizzato da pipeline più lunghe rispetto a quelle di Barcelona e Shanghai e supporterà le memorie DDR3; il nuovo core, in virtù dell'adozione di un nuovo socket, non permetterà la retrocompatibilità con le infrastrutture esistenti attualmente. Il passaggio ad un nuovo socket è dettato dalla necessità di utilizzare la nuova versione dell'architettura Direct Connect e Hyper Transport 3.

Con il nome SSE5 viene indicata un'estensione del set di istruzioni SSE SIMD (Single Instruction Multiple Data), che va ad affiancarsi alle varie estensioni che sono state sviluppate nel corso degli anni e integrate nei processori sia Intel che AMD. Il set SSE4, ad esempio, verrà ufficialmente implementato all'interno dei processori Intel basati su architettura Penryn, attesi al debutto nel corso dell'autunno.

AMD implementerà, nelle cpu della famiglia Barcelona, le istruzioni SSE4a, un sottoinsieme delle istruzioni SSE4, al quale si affiancherà anche l'istruzione POPCNT; non è chiaro al momento attuale se le cpu della famiglia Bulldozer implementeranno anche le istruzioni SSE4, oppure adotteranno solo quelle SSE5 saltando del tutto le precedenti estensioni al set SSE.

Sul sito AMD dedicato agli sviluppatori sono disponibili, a questo indirizzo, ulteriori dettagli su questo nuovo set di istruzioni. Non è chiaro al momento attuale se Intel deciderà di seguire questa strada per le proprie future architetture di processore, o se deciderà di sviluppare differenti estensioni del set di istruzioni SSE attualmente disponibili.

Fonte: Beyond3d.

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Notizia di Tom's Italia del 30.08.2007

AMD ha annunciato l'inizio dello sviluppo delle nuove estensioni SSE5 per architetture x86. Le nuove istruzioni permetteranno agli sviluppatori di massimizzare le prestazioni delle applicazioni multimediali, di calcolo e di sicurezza.
In un panorama che assiste all'arrivo di processori multi-core e all'integrazione di coprocessori specializzati per aumentare le prestazioni, è ugualmente importante offrire la possibilità di massimizzare l'efficienza di ogni core attraverso la riduzione del numero totale di istruzioni di cui si ha bisogno per raggiungere un dato risultato. Le istruzioni SSE5 aiutano a sfruttare al massimo l'uscita di ogni istruzione e a consolidare il codice base attraverso l'introduzione di funzionalità rintracciabili in precendenza nelle sole architetture altamente specializzate. AMD ha rilasciato dettagli sue due istruzioni in particolare:

• 3-Operand Instructions: un'istruzione di calcolo è eseguita applicando una funzione logica o matematica agli input. Aumentando il numero di operandi che l'istruzione x86 può amministrare da 2 a 3, le SSE5 permettono il consolidamento di multiple e semplici istruzioni in una singola e più efficiente istruzione. L'abilità di eseguire istruzioni a 3 operandi è attualmente possibile solo in alcune architetture RISC.
  
• Fused Multiply Accumulate: le istruzioni a 3 operandi permettono la creazione di nuove istruzioni che eseguono calcoli complessi in modo più efficiente. L'istruzione Fused Multiply Accumulate combina moltiplicazioni e addizioni per permettere calcoli ripetitivi con un'istruzione. La semplificazione del codice permette la rapida esecuzione per uno shading grafico più realistico, un rendering fotografico rapido, lo spatialized audio, complessi vettori matematici e altre applicazioni performance-intense.

Le istruzioni SSE5 saranno implementate nel core di prossima generazione indicato con il nome in codice "Bulldozer" e disponibile nei processori in arrivo nel 2009. Maggiori informazioni sono rintracciabili in questo file PDF.

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